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公開番号2024160913
公報種別公開特許公報(A)
公開日2024-11-15
出願番号2023147714
出願日2023-09-12
発明の名称コンピュテーショナルメモリ及びメモリシステムのためのアーキテクチャ
出願人旺宏電子股ふん有限公司
代理人弁理士法人RYUKA国際特許事務所
主分類G11C 15/04 20060101AFI20241108BHJP(情報記憶)
要約【課題】コンピュテーショナルソリッドステートドライブ(SSD)技術などにおいて、プロセッサ利用率及び/又はバス帯域幅利用率を低減する方法を提供する。
【解決手段】コンピュテーショナルシステムは、プロセッサ及び/又はバスリソースではなく、コンピュテーショナルSSDのリソースを使用して、コンピュテーショナル技法(例えば、サーチ、計算、及び/又はアクセス)を実行し、処理要素及びストレージデバイスの間の情報移動を低減又は最小化する。
【選択図】図1
特許請求の範囲【請求項１】
メモリシステムを操作するための方法であって、
メモリアレイのメモリストリングの第１部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）前記メモリストリングの前記第１部分の予め定められた動作条件に従って、第１に検知する段階；
前記メモリアレイのメモリストリングの第２部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）前記メモリストリングの前記第２部分の動的動作条件に従って第２に検知する段階；及び
前記第２に検知する段階の結果を提供前記第１に検知する段階；
を備え、ここで、前記第２電圧は、前記第１に検知する段階の結果に基づく、
方法。
続きを表示（約 950 文字）【請求項２】
前記動的動作条件は、動的値に従って、前記メモリストリングの第２部分のビットライン回路端子を操作することによって生成される、請求項１に記載の方法。
【請求項３】
前記第２に検知する段階は、前記メモリストリングにおける第２部分に格納された値及び前記動的値の間の近似的なマッチをカウントすることを含む、請求項２に記載の方法。
【請求項４】
前記第２に検知する段階は、前記メモリストリングの第２部分の電流に従って加算することを含む、請求項２に記載の方法。
【請求項５】
前記動的値はアナログ値であり、前記メモリストリングの第２部分に格納された値はアナログ値であり、前記加算はアナログ技法に従う、請求項４に記載の方法。
【請求項６】
前記第２に検知する段階は、前記メモリストリングの第２部分の前記電流をスケーリングし、次に、加算することを含む、請求項５に記載の方法。
【請求項７】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを可能にする、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを不能にする、請求項１から６のいずれか一項に記載の方法。
【請求項９】
前記第２に検知する段階の前記結果は、乗累算演算を示し、前記乗累算演算の第１オペランドは動的値であり、前記動的動作条件は前記動的値に従って判定され、前記乗累算演算の第２オペランドは、前記メモリストリングの第２部分にプログラムされる値に対応する、請求項１から６のいずれか一項に記載の方法。
【請求項１０】
前記動的動作条件は、動的値に従って判定され、前記第２に検知する段階の前記結果は、前記メモリストリングの第２部分にプログラムされた値のうちの前記動的値についてのサーチ動作を示す、請求項１から６のいずれか一項に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、コンピュテーショナルソリッドステートドライブ（ＳＳＤ）を可能にするメモリを含む、計算を実行することが可能なメモリに関する。
続きを表示（約 4,400 文字）【背景技術】
【０００２】
データ量の増加は、データをリアルタイムに管理、編成、選択、及び分析するための処理、ストレージ、及び、帯域幅要件を増加させる。これらの要件の増加に対処するための技法が必要である。
【０００３】
例示的な従来のシステムにおいて、データは、バスを通じてプロセッサからアクセス可能であるストレージデバイスに格納される。処理の前に、データがバスを通じてストレージデバイスからプロセッサ（及び／又は、プロセッサから直接的にアクセス可能であるメモリ）へ移される。次に、データはプロセッサによって操作され、任意選択的に結果がバスを通じてストレージデバイスへ返される。したがって、データ量が増加するにつれて、プロセッサ利用率及び／又はバス帯域幅利用率が増加する。いくつかの使用シナリオにおいて、スループットは、プロセッサ及びストレージデバイスの間の帯域幅及び／又はレイテンシによって制限される。例えばプロセッサ利用率及び／又はバス帯域幅利用率を低減するための技法が必要である。
【発明の概要】
【０００４】
１又は複数のコンピュータのシステムは、動作中にシステムに動作及び／又はアクションを実行及び／又は制御させる、システムにインストールされたソフトウェア、ファームウェア、ハードウェア、又はそれらの組み合わせを有することにより、特定の動作及び／又はアクションを実行するように構成可能である。１又は複数のコンピュータプログラムが、データ処理装置によって実行されるときに装置に動作及び／又はアクションを実行させる命令を含むことにより、特定の動作及び／又はアクションを実行するように構成可能である。
【０００５】
メモリシステムを操作するための方法の第１態様は、メモリアレイのメモリストリングの第１部分を、（ｉ）メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）メモリストリングの第１部分の予め定められた動作条件に従って第１に検知する段階；メモリアレイのメモリストリングの第２部分を、（ｉ）メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）メモリストリングの第２部分の動的動作条件に従って第２に検知する段階；及び第２に検知する段階の結果を提供する段階を備え、ここで、第２電圧は、第１の検知の結果に基づく。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【０００６】
変形は、任意選択的に、以下の特徴の１又は複数を含む。第１態様では、動的動作条件は、動的値に従って、メモリストリングの第２部分のビットライン回路端子を操作することによって生成される。第２に検知する段階は任意選択的に、メモリストリングにおける第２部分に格納された値及び動的値の間の近似的なマッチをカウントすることを含む。第２に検知する段階は任意選択的に、メモリストリングの第２部分の電流に従って加算することを含む。動的値はアナログ値であり、メモリストリングの第２部分に格納された値はアナログ値であり、加算は、アナログ技法に従う。第２に検知する段階は任意選択的に、スケーリングし、次に、メモリストリングの第２部分の電流を加算することを含む。動的動作条件は、メモリストリングの第２部分のいずれかに格納された任意の値に動的値をマッチさせることを可能にする動的値及びマスク値に基づく。動的動作条件は、メモリストリングの第２部分のいずれかに格納された任意の値に動的値をマッチさせることを不能にする動的値及びマスク値に基づく。第２に検知する段階の結果は、乗累算演算を示し、乗累算演算の第１オペランドは動的値であり、動的動作条件は動的値に従って判定され、乗累算演算の第２オペランドは、メモリストリングの第２部分にプログラムされる値に対応する。動的動作条件は、動的値に従って判定され、第２の検知の結果は、メモリストリングの第２部分にプログラムされた値のうちの動的値についてのサーチ動作を示す。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
【０００７】
メモリシステムの第２の態様は任意選択的に、メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、メモリストリングの第１部分のメモリストリングの１又は複数、及び、メモリストリングの第２部分のメモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；を備え、ここで、メモリストリングの第１部分のビットライン端子に結合されたビットライン回路の端子は、同一の予め定められた動作条件をメモリストリングの第１部分のビットライン端子に提供することが可能であり；ここで、メモリストリングの第２部分のビットライン端子に結合されたビットライン回路の端子は、メモリストリングの第２部分のビットライン端子にそれぞれの動的値を提供することが可能であり；ここで、ワードライン回路は、第１及び第２ワードライン制御値の１つに従って、制御入力を選択的に駆動することが可能であり、第１ワードライン制御値は、提供された値に対応し、第２ワードライン制御値は、メモリストリングの第１部分のビットライン端子に結合された端子を介して提供される情報に基づいてセンスアンプ回路によって生成された結果に対応する。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【０００８】
変形は任意選択的に、以下の特徴の１又は複数を含む。第２態様は任意選択的に、センスアンプ回路に結合され、メモリストリングの第２部分に格納された値及びそれぞれの動的値の間の厳密なマッチをカウントすることが可能であるカウント回路を備える。システムは任意選択的に、センスアンプ回路に結合され、メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を備える。それぞれの動的値はアナログ値であり、メモリストリングの第２部分に格納された値はアナログ値であり、加算回路は、アナログ技法に従って動作可能である。加算回路は更に、加算の前に電流をスケーリングすることが可能である。システムは任意選択的に、メモリアレイにアクセスすることが可能である１又は複数のプロセッサを含む。メモリストリングの第２部分のビットライン端子に結合されたビットライン回路の端子は更に、同一の予め定められた動作条件を、メモリストリングの第２部分のビットライン端子に提供することが可能であり、センスアンプ回路に結合された、メモリストリングの第２部分に格納された値から読み取られた結果のページをキャッシュすることが可能であるページキャッシュ回路を任意選択的に含む。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
【０００９】
システムの第３態様は任意選択的に、メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、メモリストリングの第１部分のメモリストリングの１又は複数、及び、メモリストリングの第２部分のメモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件をビットライン端子に提供することが可能である端子を有するビットライン回路；メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路を備え、ワードライン回路は、第１及び第２ワードライン制御値の１つに従って制御入力を選択的に駆動することが可能であり、第１ワードライン制御値は、提供された値に対応し、第２ワードライン制御値は、メモリストリングの第１部分のビットライン端子に結合された端子を介して提供される情報に基づいてセンスアンプ回路によって生成された結果に対応する。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【００１０】
変形は任意選択的に、以下の特徴の１又は複数を含む。第３態様では、提供された値は任意選択的に、キー及びマスクを含み、制御入力の選択的な駆動は任意選択的に、キーのそれぞれのビット及びマスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける制御入力を選択的に駆動することを含み、（ｉ）エンコーディングの第１のものは、提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）エンコーディングの第２のものは、提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）エンコーディングの第３のものは、提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）エンコーディングの４分の１は、任意の格納された値を提供された値に選択的にマッチさせることを不能にする。システムは、メモリアレイを任意選択的に含む少なくとも１つのメモリデバイスを任意選択的に含むコンピュテーショナルソリッドステートドライブ（ＳＳＤ）にアクセスすることを可能にする１又は複数のプロセッサを任意選択的に含む。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
（【００１１】以降は省略されています）

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