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公開番号2024135919
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046824
出願日2023-03-23
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20240927BHJP(情報記憶)
要約【課題】メモリデバイスの特性を向上する。
【解決手段】実施形態のメモリデバイスは、第1のセレクトゲート線SGDに接続された第1のトランジスタと、第2のセレクトゲート線SGSに接続された第2のトランジスタと、第1及び第2のトランジスタとの間に直列接続され、複数のワード線WLのうち対応する1つにそれぞれ接続された複数のメモリセルと、を含むブロックBLKを含むメモリセルアレイ110と、アドレスADDのデコード結果に基づいてブロックBLKを選択状態又は非選択状態に設定するための制御信号RDECSELを出力し、ブロックBLKがグッドブロックであるか否かを示す情報GOODを記憶し、制御信号RDECSELと情報GOODとに基づいて、第1のセレクトゲート線SGDから独立に第2のセレクトゲート線SGSの電気的な状態を制御するロウ制御回路140と、を含む。
【選択図】図5
特許請求の範囲【請求項１】
第１のセレクトゲート線に接続された第１のトランジスタと、第２のセレクトゲート線に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に直列接続され、複数のワード線のうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックを含むメモリセルアレイと、
アドレスのデコード結果に基づいて前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号を出力し、前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報を記憶し、前記第１の制御信号と前記情報とに基づいて、前記第１のセレクトゲート線から独立に前記第２のセレクトゲート線の電気的な状態を制御するロウ制御回路と、
を具備するメモリデバイス。
続きを表示（約 1,900 文字）【請求項２】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にフローティングな状態に設定し、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
【請求項３】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第１のセレクトゲート線を電気的にバイアス状態に設定する、
請求項２に記載のメモリデバイス。
【請求項４】
グランド電圧が、前記バイアス状態に設定された前記第２のセレクトゲート線に印加される、
請求項２に記載のメモリデバイス。
【請求項５】
前記ロウ制御回路は、前記第２のセレクトゲート線の電位の状態を制御するための第２の制御信号を受け、
前記第２の制御信号の信号レベルが第１のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に制御される場合、前記第２のセレクトゲート線を電気的にバイアス状態に設定し、
前記第２の制御信号の信号レベルが第２のレベルである時、前記ロウ制御回路は、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にフローティングな状態に設定し、
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記バッドブロックであることを示す場合、前記ロウ制御回路は、前記第２のセレクトゲート線を電気的にバイアス状態に設定する、
請求項１に記載のメモリデバイス。
【請求項６】
前記ブロックが前記第１の制御信号によって前記非選択状態に設定され、前記情報が前記ブロックが前記グッドブロックであることを示す場合、前記ロウ制御回路は、前記第１のセレクトゲート線を電気的にバイアス状態に設定する、
請求項５に記載のメモリデバイス。
【請求項７】
グランド電圧が、前記バイアス状態に設定された前記第２のセレクトゲート線に印加される、
請求項５に記載のメモリデバイス。
【請求項８】
前記第１のセレクトゲート線、前記第２のセレクトゲート線及び前記複数のワード線に印加される複数の電圧を出力するドライバ回路、
をさらに具備し、
前記ロウ制御回路は、
前記第１の制御信号を生成するデコード回路と、
前記情報を記憶するラッチ回路と、
前記ブロックと前記ドライバ回路とを電気的に接続する又は分離するスイッチ回路と、
前記スイッチ回路を制御するスイッチ制御回路と、
を含み、
前記スイッチ制御回路は、前記第１の制御信号と前記情報とに基づいて、前記スイッチ回路による前記ドライバ回路と前記第２のセレクトゲート線との間の電気的な接続又は分離を制御する、
請求項１に記載のメモリデバイス。
【請求項９】
前記スイッチ制御回路は、
前記第１の制御信号を受ける第１の入力ノードと、前記情報を受ける第２のノードと、前記第１の制御信号と前記情報との否定論理和演算の結果を示す第１の信号を出力する第１の出力ノードと、を含むＮＯＲゲートを、含む、
請求項８に記載のメモリデバイス。
【請求項１０】
前記スイッチ回路は、
前記第１のセレクトゲート線に接続された第１の端子と、前記ドライバ回路に接続された第２の端子と、前記第１の制御信号の反転信号を受ける第１のゲートと、を含む第１のスイッチと、
前記第２のセレクトゲート線に接続された第３の端子と、前記ドライバ回路に接続された第４の端子と、前記第１の信号を受ける第２のゲートと、を含む第２のスイッチと、
を含む、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１５－１３１３７８号明細書
米国特許出願公開第２０１７－３１６８３４号明細書
米国特許出願公開第２０２０－２５８５５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、メモリデバイスの歩留まり及び信頼性を確保しながら、特性の向上を図る。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１のセレクトゲート線に接続された第１のトランジスタと、第２のセレクトゲート線に接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に直列接続され、複数のワード線のうち対応する１つにそれぞれ接続された複数のメモリセルと、を含むブロックを含むメモリセルアレイと、アドレスのデコード結果に基づいて前記ブロックを選択状態又は非選択状態に設定するための第１の制御信号を出力し、前記ブロックがグッドブロックであるかバッドブロックであるかを示す情報を記憶し、前記第１の制御信号と前記情報とに基づいて、前記第１のセレクトゲート線から独立に前記第２のセレクトゲート線の電気的な状態を制御するロウ制御回路と、を含む。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスを含むシステムを示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
第１の実施形態のメモリデバイスのメモリピラーの構造例を示す断面図。
第１の実施形態のメモリデバイスのロウ制御回路の構成例を示す回路図。
第１の実施形態のメモリデバイスのデコード回路の構成例を示す回路図。
第１の実施形態のメモリデバイスのスイッチ制御回路の構成例を示す回路図。
第１の実施形態のメモリデバイスのスイッチ制御回路の動作例を示す図。
第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスのロウ制御回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスの動作例を示すタイミングチャート。
第２の実施形態のメモリデバイスの構成例を示す回路図。
第２の実施形態のメモリデバイスのスイッチ制御回路の構成例を示す回路図。
第２の実施形態のメモリデバイスのスイッチ制御回路の動作例を示す図。
第２の実施形態のメモリデバイスの動作例を示すタイミングチャート。
第３の実施形態のメモリデバイスの構成例を示す図。
【発明を実施するための形態】
【０００７】
＜実施形態＞
図１乃至図１７を参照しながら、本実施形態のメモリデバイスについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
（１）第１の実施形態
図１乃至図１２を参照して、第１の実施形態のメモリデバイス及びその制御方法について、説明する。
【０００９】
（１ａ）構成例
図１は、本実施形態のメモリデバイス１を含むメモリシステムＳＹＳの構成例を説明するためのブロック図である。
【００１０】
図１に示されるように、メモリシステムＳＹＳは、ホストバスを介して、ホストデバイス９に接続される。メモリシステムＳＹＳは、データの書き込み、データの読み出し及びデータの消去を、ホストデバイス９から要求され得る。
（【００１１】以降は省略されています）

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