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公開番号2025042406
公報種別公開特許公報(A)
公開日2025-03-27
出願番号2023149407
出願日2023-09-14
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/56 20060101AFI20250319BHJP(情報記憶)
要約【課題】データの信頼性を向上するメモリシステムを提供する。
【解決手段】実施形態によれば、メモリシステムは、複数ビットのデータを不揮発に記憶するようにそれぞれが構成された第1メモリセルMCと第2メモリセルMCとを含む不揮発性メモリ10と、第1メモリセルが有効な第1ビットデータを第1ビットとして記憶し且つデータを第2ビットとして記憶しておらず、且つ、第2メモリセルが有効な第2ビットデータを第1ビットとして記憶し且つデータを第2ビットとして記憶していない場合、ホストからフラッシュコマンドを受信したことに応じ、第2メモリセルから第2ビットデータを読み出し、第2メモリセルから読み出された第2ビットデータを、第1メモリセルに第2ビットとして書き込むメモリコントローラ20と、を含む。
【選択図】図10
特許請求の範囲【請求項１】
第１ビット及び第２ビットを少なくとも含む複数ビットのデータをそれぞれが不揮発に記憶するように構成された複数のメモリセルを含む不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、
前記複数のメモリセルのうちの第１メモリセルが有効な第１ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、且つ、前記複数のメモリセルのうちの前記第１メモリセルとは異なる第２メモリセルが有効な第２ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶していない場合に、ホストからフラッシュコマンドを受信したことに応じ、
前記第２メモリセルから前記第２ビットデータを読み出し、
前記第２メモリセルから読み出された前記第２ビットデータを、前記第１メモリセルに前記第２ビットとして書き込む、
ように構成されているメモリコントローラと、
を備えるメモリシステム。
続きを表示（約 3,200 文字）【請求項２】
前記第１メモリセル及び前記第２メモリセルが属するメモリ領域は、前記複数のメモリセルのうち、少なくともデータを前記第２ビットとして記憶していないメモリセルを含む、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、さらに、前記第１ビットデータを前記第１メモリセルに前記第１ビットとして書き込んだ後に、前記第２ビットデータを前記第２メモリセルに前記第１ビットとして書き込み、
前記ホストから前記フラッシュコマンドを受信したことに応じ、
前記第２メモリセルから前記第２ビットデータを読み出し、
前記第２メモリセルから読み出された前記第２ビットデータを、前記第１メモリセルに前記第２ビットとして書き込む、
ように構成されている請求項１に記載のメモリシステム。
【請求項４】
前記不揮発性メモリは複数のセルユニットを含み、前記複数のセルユニットのそれぞれは１つ以上の前記メモリセルを含み、前記複数のセルユニットは、前記第１メモリセルを含む第１セルユニットと、前記第２メモリセルを含む第２セルユニットと、を少なくとも含み、
前記メモリコントローラは、さらに、
前記第２メモリセルを少なくとも含む前記第２セルユニットの前記１つ以上の前記メモリセルのそれぞれに前記第１ビットとして記憶されている有効なデータを読み出し、
前記ホストから前記フラッシュコマンドを受信した以降に前記第２セルユニットの前記１つ以上の前記メモリセルのそれぞれから読み出された前記有効なデータの総量が、前記第１セルユニットへの書き込み動作を実行可能なデータ量に達したことに応じ、前記第２メモリセルから前記第１ビットとして読み出された前記第２ビットデータを前記第１メモリセルに書き込む、
ように構成されている請求項１に記載のメモリシステム。
【請求項５】
前記メモリコントローラは、さらに、前記ホストから前記フラッシュコマンドを受信した時点で前記第２セルユニットの前記１つ以上の前記メモリセルのそれぞれに前記第１ビットとして記憶されている前記有効なデータの総量が前記第１セルユニットへの前記書き込み動作を実行可能な前記データ量未満である場合、前記第１セルユニットに含まれる少なくとも１つの前記メモリセルにパディングデータを書き込む、
ように構成されている請求項４に記載のメモリシステム。
【請求項６】
バッファをさらに備え、
前記不揮発性メモリは複数のセルユニットを含み、前記複数のセルユニットのそれぞれは１つ以上の前記メモリセルを含み、前記複数のセルユニットは、前記第１メモリセルを含む第１セルユニットと、前記第２メモリセルを含む第２セルユニットと、を少なくとも含み、
前記メモリコントローラは、さらに、
前記第２セルユニットから読み出され、前記第２ビットデータを少なくとも含むデータを前記バッファに記憶させ、
前記バッファに記憶された前記データの量が、前記第１セルユニットへの書き込み動作を実行可能なデータ量に達したことに応じ、前記バッファに記憶された前記第２ビットデータを前記第１メモリセルに書き込む、
ように構成されている請求項１に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、さらに、前記バッファに記憶された前記データの量が、前記第１セルユニットへの前記書き込み動作を実行可能な前記データ量に達しない場合、前記バッファにパディングデータを記憶させ、前記バッファに記憶された前記データと前記バッファに記憶された前記パディングデータとを用いて、前記第１セルユニットへの前記書き込み動作を実行する、
ように構成されている請求項６に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、さらに、
前記第１ビットデータを前記第１メモリセルに書き込んだ後に、前記複数のメモリセルのうちの第３メモリセルに、有効な第３ビットデータを前記第１ビットとして書き込み、
前記第３ビットデータを前記第３メモリセルに書き込んだ後に、前記複数のメモリセルのうちの第４メモリセルに、有効な第４ビットデータを前記第１ビットとして書き込み、
前記第４ビットデータを前記第４メモリセルに書き込んだ後に、前記第２メモリセルに前記第２ビットデータを前記第１ビットとして書き込み、
前記第１メモリセルが前記第１ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、前記第２メモリセルが前記第２ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、前記第３メモリセルが前記第３ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、且つ、前記第４メモリセルが前記第４ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶していない場合、前記ホストから前記フラッシュコマンドを受信したことに応じ、
前記第２メモリセルから前記第２ビットデータを読み出し、
前記第２メモリセルから読み出された前記第２ビットデータを、前記第１メモリセルに前記第２ビットとして書き込んだ後、
前記第４メモリセルから前記第４ビットデータを読み出し、
前記第４メモリセルから読み出された前記第４ビットデータを、前記第３メモリセルに前記第２ビットとして書き込む、
ように構成されている請求項１に記載のメモリシステム。
【請求項９】
前記メモリコントローラは、さらに、
前記第１ビットデータを前記第１メモリセルに書き込んだ後に、前記複数のメモリセルのうちの第３メモリセルに、有効な第３ビットデータを前記第１ビットとして書き込み、
前記第３ビットデータを前記第３メモリセルに書き込んだ後に、前記複数のメモリセルのうちの第４メモリセルに、有効な第４ビットデータを前記第１ビットとして書き込み、
前記第４ビットデータを前記第４メモリセルに書き込んだ後に、前記第２メモリセルに前記第２ビットデータを前記第１ビットとして書き込み、
前記第１メモリセルが前記第１ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、前記第２メモリセルが前記第２ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、前記第３メモリセルが前記第３ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶しておらず、且つ、前記第４メモリセルが前記第４ビットデータを前記第１ビットとして記憶し且つデータを前記第２ビットとして記憶していない場合、前記ホストから前記フラッシュコマンドを受信したことに応じ、
前記第２メモリセルから前記第２ビットデータを読み出し、
前記第４メモリセルから前記第４ビットデータを読み出し、
前記第４メモリセルから読み出された前記第４ビットデータを、前記第１メモリセルに前記第２ビットとして書き込んだ後、
前記第２メモリセルから読み出された前記第２ビットデータを、前記第３メモリセルに前記第２ビットとして書き込む、
ように構成されている請求項１に記載のメモリシステム。
【請求項１０】
前記メモリコントローラは、さらに、
前記第２メモリセルに前記第１ビットとして記憶されていた前記第２ビットデータを無効データとして管理する、
ように構成される請求項１に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０３７５５１３号明細書
米国特許出願公開第２０２０／００２７５１４号明細書
米国特許出願公開第２０１５／０３４７２８９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、データの信頼性を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラとを備える。不揮発性メモリは、第１ビット及び第２ビットを少なくとも含む複数ビットのデータをそれぞれが不揮発に記憶するように構成された複数のメモリセルを含む。メモリコントローラは、不揮発性メモリに電気的に接続される。メモリコントローラは、複数のメモリセルのうちの第１メモリセルが有効な第１ビットデータを第１ビットとして記憶し且つデータを第２ビットとして記憶しておらず、且つ、複数のメモリセルのうちの第１メモリセルとは異なる第２メモリセルが有効な第２ビットデータを第１ビットとして記憶し且つデータを第２ビットとして記憶していない場合に、ホストからフラッシュコマンドを受信したことに応じ、第２メモリセルから第２ビットデータを読み出し、第２メモリセルから読み出された第２ビットデータを、第１メモリセルに第２ビットとして書き込む、ように構成されている。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムを含む情報処理システムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるメモリチップの基本的な構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリシステムに含まれるメモリセルの閾値電圧分布とデータの割り当てとを示す図。
第１実施形態に係るメモリシステムにおける書き込み動作の一例を示すシーケンス図。
第１実施形態に係るメモリシステムにおける第１書き込み動作によるメモリセルの閾値電圧分布の変化を示す図。
第１実施形態に係るメモリシステムにおける第２書き込み動作によるメモリセルの閾値電圧分布の変化を示す図。
第１実施形態に係るメモリシステムに含まれるルックアップテーブルと書き込み先領域との関係の一例を示す図。
第１実施形態に係るメモリシステムにおける第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図。
第１実施形態に係るメモリシステムにおける保護動作前後の書き込み先領域の一例を示す概念図。
第１実施形態に係るメモリシステムにおける保護動作前後のルックアップテーブルの変化を示す図。
第１実施形態に係るメモリシステムにおける保護動作の全体の流れを示すフローチャート。
第１実施形態に係るメモリシステムにおける第２書き込み動作の手順例を示すフローチャート。
第１実施形態に係るメモリシステムにおける第２書き込み動作の別な手順例を示すフローチャート。
第１実施形態に係るメモリシステムにおける読み出しターゲットアドレスの更新順序の具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第１具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第２具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第３具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第４具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第５具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第６具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第７具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第８具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第９具体例を示す図。
第１実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の第１０具体例を示す図。
第１実施形態の変形例に係るメモリシステムにおける保護動作前後の書き込み先領域の一例を示す概念図。
第２実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の具体例を示す図。
第２実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の具体例を示す図。
第３実施形態に係るメモリシステムにおける書き込み先領域及びＭＬＣバッファに記憶されているデータの状態の具体例を示す図。
第４実施形態に係るメモリシステムにおける保護動作の全体の流れを示すフローチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために用いられる。
【０００８】
以下に、実施形態に係るメモリシステムについて説明する。
【０００９】
１構成
１．１情報処理装置の構成
１．１．１データ処理装置の構成
まず、図１を参照して、情報処理システム１の構成の一例について説明する。図１は、情報処理システム１の全体構成の一例を示すブロック図である。
【００１０】
図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
（【００１１】以降は省略されています）

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