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公開番号2025047695
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023156335
出願日2023-09-21
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 16/28 20060101AFI20250326BHJP(情報記憶)
要約【課題】行列状に複数配置されたメモリセルを備えた半導体装置において、データの読み出し速度を向上させた半導体装置を提供する。
【解決手段】行列状に複数配置された第1のメモリセル、少なくとも行状に複数配置された第2のメモリセル、第1のメモリセル及び第2のメモリセルの各列に設けられた複数のビット線対、及び、データ読み出し時に有効化する第1のメモリセル及び第2のメモリセルを行毎に選択するロウデコーダ等を備え、行毎にビット線対に接続されている2つの第2のメモリセルは、少なくともデータ読み出し時において、ともに消去状態又はプログラム状態とされ、ロウデコーダは、データ読み出し時に、第2のメモリセルを有効化し、かつ、行毎に第1のメモリセルを有効化する。
【選択図】図1
特許請求の範囲【請求項１】
行列状に複数配置された第１のメモリセルと、
少なくとも行状に複数配置された第２のメモリセルと、
前記第１のメモリセル及び前記第２のメモリセルの各行に設けられた複数のワード線と、
前記第１のメモリセル及び前記第２のメモリセルの各列に設けられた複数のビット線対と、
データ読み出し時に、前記ビット線対にプリチャージ電位を印加するプリチャージ回路と、
データ読み出し時に有効化する前記第１のメモリセル及び前記第２のメモリセルを行毎に選択するロウデコーダと、
データ読み出し時に、前記ビット線対を構成する２本のビット線のうち、早く電位が閾値を下回った方のビット線に基づいて、データの値を決定するリードアンプと、を備え、
行毎に前記ビット線対に接続されている２つの前記第１のメモリセルのうち、一方の前記第１のメモリセルは消去状態とされ、他方の前記第１のメモリセルはプログラム状態とされることによりデータ書き込みが行われ、
行毎に前記ビット線対に接続されている２つの前記第２のメモリセルは、少なくともデータ読み出し時において、ともに消去状態又はプログラム状態とされ、
前記ロウデコーダは、データ読み出し時に、前記第２のメモリセルを有効化し、かつ、行毎に前記第１のメモリセルを有効化する
半導体装置。
続きを表示（約 180 文字）【請求項２】
行毎に前記ビット線対に接続されている２つの前記第２のメモリセルは、少なくともデータ読み出し時において、ともに消去状態とされる
請求項１に記載の半導体装置。
【請求項３】
前記第１のメモリセル及び前記第２のメモリセルは、フラッシュメモリ又はダイナミックランダムアクセスメモリである
請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１には、行列状に複数配置されたメモリセルを備えた半導体装置において、データの書き込み速度を向上させた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１０２１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、行列状に複数配置されたメモリセルを備えた半導体装置において、データの読み出し速度を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本開示の半導体装置は、行列状に複数配置された第１のメモリセルと、少なくとも行状に複数配置された第２のメモリセルと、前記第１のメモリセル及び前記第２のメモリセルの各行に設けられた複数のワード線と、前記第１のメモリセル及び前記第２のメモリセルの各列に設けられた複数のビット線対と、データ読み出し時に、前記ビット線対にプリチャージ電位を印加するプリチャージ回路と、データ読み出し時に有効化する前記第１のメモリセル及び前記第２のメモリセルを行毎に選択するロウデコーダと、データ読み出し時に、前記ビット線対を構成する２本のビット線のうち、早く電位が閾値を下回った方のビット線に基づいて、データの値を決定するリードアンプと、を備え、行毎に前記ビット線対に接続されている２つの前記第１のメモリセルのうち、一方の前記第１のメモリセルは消去状態とされ、他方の前記第１のメモリセルはプログラム状態とされることによりデータ書き込みが行われ、行毎に前記ビット線対に接続されている２つの前記第２のメモリセルは、少なくともデータ読み出し時において、ともに消去状態又はプログラム状態とされ、前記ロウデコーダは、データ読み出し時に、前記第２のメモリセルを有効化し、かつ、行毎に前記第１のメモリセルを有効化する。
【発明の効果】
【０００６】
本開示の半導体装置によれば、行列状に複数配置されたメモリセルを備えた半導体装置において、データの読み出し速度を向上させることができる。
【図面の簡単な説明】
【０００７】
本開示の一実施形態の半導体装置の概略構成を示す図である。
上記半導体装置のリードアンプの概略構成を示す図である。
上記半導体装置におけるデータ読み出し時の動作タイミングを示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
次に、本開示の実施形態を図面に基づいて説明する。図１は、本開示の一実施形態の半導体装置１の概略構成を示す図である。
【０００９】
本実施形態の半導体装置１は、図１に示すように、行列状に複数配置されたメモリセル１０と、行状に複数配置されたダミーメモリセル２０と、メモリセル１０及びダミーメモリセル２０の各行に設けられた複数のワード線３０と、メモリセル１０及びダミーメモリセル２０の各行に設けられた複数のソース線４０と、メモリセル１０及びダミーメモリセル２０の各列に設けられた複数のビット線対５０と、プリチャージ回路６０と、ロウデコーダ７０と、リードアンプ８０と、を備える。
【００１０】
メモリセル１０及びダミーメモリセル２０は、フラッシュメモリにより構成される。メモリセル１０は、本開示の技術における第１のメモリセルの一例である。また、ダミーメモリセル２０は、本開示の技術における第２のメモリセルの一例である。
（【００１１】以降は省略されています）

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