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公開番号2025060390
公報種別公開特許公報(A)
公開日2025-04-10
出願番号2024089914
出願日2024-06-03
発明の名称不良解析装置および不良解析方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 29/56 20060101AFI20250403BHJP(情報記憶)
要約【課題】不良解析の効率を高められる不良解析装置を提供する。
【解決手段】不良解析装置は、ロジック回路およびメモリ回路を搭載した半導体装置の不良を解析するものであり、記憶デバイスと、プロセッサとを有する。記憶デバイスは、メモリ回路のテストによって得られるフェイルビットデータと、ロジック回路のテスト結果に対する故障診断によって得られる故障診断結果データと、を記憶する。プロセッサは、フェイルビットデータの中からフェイルI/O値を抽出し、故障診断結果データに含まれる推定不良箇所の中から、メモリ回路への接続端子であるメモリ接続端子のデータを抽出し、フェイルI/O値と、メモリ接続端子のデータに含まれる端子ID値との一致/不一致を判定する。
【選択図】図2
特許請求の範囲【請求項１】
ロジック回路およびメモリ回路を搭載した半導体装置の不良を解析する不良解析装置であって、
前記メモリ回路のテストによって得られるフェイルビットデータと、前記ロジック回路のテスト結果に対する故障診断によって得られる故障診断結果データとを記憶する記憶デバイスと、
プロセッサと、
を有し、
前記プロセッサは、
前記フェイルビットデータの中からフェイルＩ／Ｏ値を抽出し、
前記故障診断結果データに含まれる推定不良箇所の中から、前記メモリ回路への接続端子であるメモリ接続端子のデータを抽出し、
前記フェイルＩ／Ｏ値と、前記メモリ接続端子のデータに含まれる端子ＩＤ値との一致／不一致を判定する、
不良解析装置。
続きを表示（約 2,000 文字）【請求項２】
請求項１に記載の不良解析装置において、
前記プロセッサは、
前記フェイルビットデータに含まれるフェイル論理アドレスおよび前記フェイルＩ／Ｏ値をフェイル物理アドレスに変換し、
前記フェイル物理アドレスおよび前記フェイルＩ／Ｏ値に基づいて、フェイルビットを、ビット不良モード、ライン不良モードおよびＩ／Ｏブロック不良モードを含む複数の不良モードの中のいずれかの不良モードに分類し、
前記不良モードの分類結果が前記Ｉ／Ｏブロック不良モードである場合に、前記フェイルＩ／Ｏ値と前記端子ＩＤ値との一致／不一致を判定する、
不良解析装置。
【請求項３】
請求項２に記載の不良解析装置において、
前記プロセッサは、前記フェイルＩ／Ｏ値と前記端子ＩＤ値とが一致した場合には、前記推定不良箇所を、前記ロジック回路における前記メモリ接続端子の信号伝送経路、または、前記メモリ回路内の周辺回路における前記メモリ接続端子の信号伝送経路に限定する、
不良解析装置。
【請求項４】
請求項２に記載の不良解析装置において、
前記記憶デバイスは、さらに、スキャンチェーンを構成する複数のスキャンフリップフロップ毎の識別情報と、前記複数のスキャンフリップフロップ毎のレイアウト配置情報とを含んだスキャンチェーンデータを記憶し、
前記プロセッサは、
前記スキャンチェーンデータの中から、前記メモリ接続端子に該当するデータを故障スキャンフリップフロップデータとして取得し、
前記故障スキャンフリップフロップデータに含まれる前記レイアウト配置情報に基づいて、前記推定不良箇所の境界を定める、
不良解析装置。
【請求項５】
請求項４に記載の不良解析装置において、
前記プロセッサは、前記フェイルＩ／Ｏ値と前記端子ＩＤ値とが一致した場合には、前記推定不良箇所を、前記境界よりも前記ロジック回路側に位置する、前記メモリ接続端子の信号伝送経路に限定する、
不良解析装置。
【請求項６】
ロジック回路およびメモリ回路を搭載した半導体装置の不良解析方法であって、
前記メモリ回路のテストによって得られるフェイルビットデータと、前記ロジック回路のテスト結果に対する故障診断によって得られる故障診断結果データとを記憶デバイスに記憶し、
前記フェイルビットデータの中からフェイルＩ／Ｏ値を抽出し、
前記故障診断結果データに含まれる推定不良箇所の中から、前記メモリ回路への接続端子であるメモリ接続端子のデータを抽出し、
前記フェイルＩ／Ｏ値と、前記メモリ接続端子のデータに含まれる端子ＩＤ値との一致／不一致を判定する、
不良解析方法。
【請求項７】
請求項６に記載の不良解析方法において、
前記フェイルビットデータに含まれるフェイル論理アドレスおよび前記フェイルＩ／Ｏ値をフェイル物理アドレスに変換し、
前記フェイル物理アドレスおよび前記フェイルＩ／Ｏ値に基づいて、フェイルビットを、ビット不良モード、ライン不良モードおよびＩ／Ｏブロック不良モードを含む複数の不良モードの中のいずれかの不良モードに分類し、
前記不良モードの分類結果が前記Ｉ／Ｏブロック不良モードである場合に、前記フェイルＩ／Ｏ値と前記端子ＩＤ値との一致／不一致を判定する、
不良解析方法。
【請求項８】
請求項７に記載の不良解析方法において、
前記フェイルＩ／Ｏ値と前記端子ＩＤ値とが一致する場合には、前記推定不良箇所を、前記ロジック回路における前記メモリ接続端子の信号伝送経路、または、前記メモリ回路内の周辺回路における前記メモリ接続端子の信号伝送経路に限定する、
不良解析方法。
【請求項９】
請求項７に記載の不良解析方法において、
前記記憶デバイスに、さらに、スキャンチェーンを構成する複数のスキャンフリップフロップ毎の識別情報と、前記複数のスキャンフリップフロップ毎のレイアウト配置情報とを含んだスキャンチェーンデータを記憶し、
前記スキャンチェーンデータの中から、前記メモリ接続端子に該当するデータを故障スキャンフリップフロップデータとして取得し、
前記故障スキャンフリップフロップデータに含まれる前記レイアウト配置情報に基づいて、前記推定不良箇所の境界を定める、
不良解析方法。
【請求項１０】
請求項９に記載の不良解析方法において、
前記フェイルＩ／Ｏ値と前記端子ＩＤ値とが一致する場合には、前記推定不良箇所を、前記境界よりも前記ロジック回路側に位置する、前記メモリ接続端子の信号伝送経路に限定する、
不良解析方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、不良解析装置および不良解析方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１（米国特許第１１，２８８，４３５号明細書）には、不良解析の効率を向上できる不良解析装置が示される。当該不良解析装置は、レイアウトツールを用いて、メモリにおけるフェイルビットの物理座標の位置と、ロジック不良箇所とを表示し、メモリ不良とロジック不良との関連付けを行う。当該関連付けに際し、不良解析装置は、複数のロジック不良箇所の中から、複数のフェイルビットとの総距離が最も短いロジック不良箇所を抽出し、抽出したロジック不良箇所を関連有りと判定する。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１，２８８，４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、ロジック不良解析とメモリ不良解析とは、互いに解析手法が異なるため、それぞれ独立に行われる。一方、近年では、ロジック回路とメモリ回路とが混在した半導体装置、例えば、車載用のＳｏＣ（System on Chip）等が広く用いられる。このような半導体装置内のロジック回路をテストした際に、推定不良箇所として、メモリ回路が指摘される場合がある。具体的には、例えば、ロジック回路内におけるメモリ回路にアクセスする端子が、推定不良箇所として指摘されることがある。
【０００５】
ただし、この場合、不良発生の根本原因となっている不良発生箇所は、ロジック回路内に存在するとは限らず、メモリ回路内に存在することもある。同様に、半導体装置内のメモリ回路をテストすることでフェイルビットが生じた場合も、フェイルビットの根本原因となっている不良発生箇所は、メモリ回路内に存在するとは限らず、ロジック回路内に存在することもある。
【０００６】
このため、いずれの場合においても、不良発生箇所を特定する、または絞り込むためには、例えば、ある程度広い領域を対象に、発光解析等を行う必要がある。ただし、発光解析は、解析工数の増大を招く。その一方で、半導体装置の歩留まりを高めるためには、不良発生箇所の特定、絞り込みが必要である。このようなことから、発光解析等を行わずとも不良発生箇所を特定できる、または絞り込める効率的な解析方法が望まれる。
【０００７】
このような方法として、例えば、特許文献１に示されるように、複数のフェイルビットとの総距離が最も短いロジック不良箇所を、フェイルビットに関連する不良発生箇所として特定する方法が挙げられる。しかしながら、レイアウトによっては、複数のロジック不良箇所の内、フェイルビットとの距離が最短の不良箇所ではなく最長の不良箇所が、フェイルビットに関連していることもある。このため、実際には、レイアウトと回路図との照合等を別途行う必要があり、解析工数の増大が生じ得た。
【０００８】
さらに、物理座標に基づく距離計算によって不良発生箇所を特定すると、例えば、半導体装置をシュリンクしたような場合に、誤差が生じるおそれがあった。具体的には、例えば、フェイルビットから算出したレイアウトツール上の物理座標は、実際の半導体装置におけるフェイルビットの物理座標からズレることがある。これは、例えば、レイアウトデータの標準フォーマットであるＧＤＳ－ＩＩ等では、シュリンクを行った際の座標に丸め誤差が生じるためである。このように、レイアウトツール上の物理座標に誤差が生じると、距離計算を正しく行えるとは限らない。
【０００９】
その他の課題と新規な特徴は、本明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
そこで、一実施の形態の不良解析装置は、ロジック回路およびメモリ回路を搭載した半導体装置の不良を解析するものであり、記憶デバイスと、プロセッサとを有する。記憶デバイスは、メモリ回路のテストによって得られるフェイルビットデータと、ロジック回路のテスト結果に対する故障診断によって得られる故障診断結果データと、を記憶する。プロセッサは、フェイルビットデータの中からフェイルＩ／Ｏ値を抽出し、故障診断結果データに含まれる推定不良箇所の中から、メモリ回路への接続端子であるメモリ接続端子のデータを抽出し、フェイルＩ／Ｏ値と、メモリ接続端子のデータに含まれる端子ＩＤ値との一致／不一致を判定する。
【発明の効果】
（【００１１】以降は省略されています）

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