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公開番号2025043130
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150460
出願日2023-09-15
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20250321BHJP(情報記憶)
要約【課題】メモリデバイスの信頼性を向上する。
【解決手段】実施形態のメモリデバイスは、第1乃至第9のエリアを含むメモリセルアレイと、第1及び第2のカラムスイッチ回路と、第1及び第2のロウスイッチ回路と、を含む。第1のエリアが選択された場合、第1及び第2のカラムスイッチ回路及び第1及び第2のロウスイッチ回路が活性化され、第2乃至第5のエリアのいずれかが選択された場合、第1及び第2のカラムスイッチ回路のうち一方及び第1及び第2のロウスイッチ回路のうち一方が活性化され、第6及び第8のエリアのいずれかが選択された場合、第1及び第2のカラムスイッチ回路の両方及び第1及び第2のロウスイッチ回路のうち一方が活性化され、第7及び第9のエリアのいずれかが選択された場合、第1及び第2のカラムスイッチ回路のうち一方及び第1及び第2のロウスイッチ回路の両方が活性化される。
【選択図】図10
特許請求の範囲【請求項１】
複数のビット線と、複数のワード線と、前記複数のビット線のうち１つと前記複数のワード線のうち１つとにそれぞれ接続された複数のメモリセルと、を含み、第１乃至第９のエリアが設定されたメモリセルアレイと、
前記複数のビット線に接続され、前記メモリセルアレイの第１の方向の一端側に設けられた第１のカラムスイッチ回路と、
前記複数のビット線に接続され、前記メモリセルアレイの前記第１の方向の他端側に設けられた第２のカラムスイッチ回路と、
前記複数のワード線に接続され、前記メモリセルアレイの第２の方向の一端側に設けられた第１のロウスイッチ回路と、
前記複数のワード線に接続され、前記メモリセルアレイの前記第２の方向の他端側に設けられた第２のロウスイッチ回路と、
を具備し、
前記第１のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化され、
前記第２のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路及び前記第１のロウスイッチ回路が、活性化され、
前記第３のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路及び前記第１のロウスイッチ回路が、活性化され、
前記第４のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路及び前記第２のロウスイッチ回路が、活性化され、
前記第５のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路及び前記第２のロウスイッチ回路が、活性化され、
前記第６のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第１のロウスイッチ回路が、活性化され、
前記第７のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化され、
前記第８のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第２のロウスイッチ回路が、活性化され、
前記第９のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化される、
メモリデバイス。
続きを表示（約 2,700 文字）【請求項２】
前記メモリセルアレイは、四角形状のレイアウトを有し、
前記第１のエリアは、前記メモリセルアレイの中央領域内に配置され、
前記第２のエリアは、前記メモリセルアレイの第１の角領域内に配置され、
前記第３のエリアは、前記メモリセルアレイの第２の角領域内に配置され、
前記第４のエリアは、前記メモリセルアレイの第３の角領域内に配置され、
前記第５のエリアは、前記メモリセルアレイの第４の角領域内に配置され、
前記第６のエリアは、前記第１、第２及び第３のエリアの間に配置され、
前記第７のエリアは、前記第１、第３及び第４のエリアの間に配置され、
前記第８のエリアは、前記第１、第４及び第５のエリアの間に配置され、
前記第９のエリアは、前記第１、第２及び第５のエリアの間に配置される、
請求項１に記載のメモリデバイス。
【請求項３】
前記第６のエリアは、第１の領域と、第２の領域と、第３の領域と、を含み、
前記第７のエリアは、第４の領域と、第５の領域と、第６の領域と、を含み、
前記第８のエリアは、第７の領域と、第８の領域と、第９の領域と、を含み、
前記第９のエリアは、第１０の領域と、第１１の領域と、第１２の領域と、を含み、
前記第１の領域は、前記第１のエリアと前記第２のエリアと前記第３のエリアとの間に設けられ、
前記第２の領域は、前記第２のエリアと前記第１０の領域との間に設けられ、
前記第３の領域は、前記第３のエリアと前記第４の領域との間に設けられ、
前記第４の領域は、前記第１のエリアと前記第３のエリアと前記第４のエリアとの間に設けられ、
前記第５の領域は、前記第３のエリアと前記第１の領域との間に設けられ、
前記第６の領域は、前記第４のエリアと前記第７の領域との間に設けられ、
前記第７の領域は、前記第１のエリアと前記第４のエリアと前記第５のエリアとの間に設けられ、
前記第８の領域は、前記第４のエリアと前記第４の領域との間に設けられ、
前記第９の領域は、前記第５のエリアと前記第１０の領域との間に設けられ、
前記第１０の領域は、前記第１のエリアと前記第２のエリアと前記第５のエリアとの間に設けられ、
前記第１１の領域は、前記第５のエリアと前記第７の領域との間に設けられ、
前記第１２の領域は、前記第２のエリアと前記第１の領域との間に設けられる、
請求項２に記載のメモリデバイス。
【請求項４】
前記第１及び第２のカラムスイッチ回路に接続されたグローバルビット線と、
前記第１及び第２のロウスイッチ回路に接続されたグローバルワード線と、
をさらに具備する請求項１に記載のメモリデバイス。
【請求項５】
前記第６のエリアのメモリセルが選択された場合、選択されたメモリセルは、前記第１及び第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第７のエリアのメモリセルが選択された場合、選択されたメモリセルは、前記第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１及び第２のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第８のエリアのメモリセルが選択された場合、選択されたメモリセルは、前記第１及び第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第２のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第９のエリアのメモリセルが選択された場合、選択されたメモリセルは、前記第１のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１及び第２のロウスイッチ回路を介して前記グローバルワード線に接続される、
請求項４に記載のメモリデバイス。
【請求項６】
前記第１のエリア内のメモリセルが選択された場合、選択されたメモリセルは、前記第１及び第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１及び第２のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第２のエリア内のメモリセルが選択された場合、選択されたメモリセルは、前記第１のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第３のエリア内のメモリセルが選択された場合、選択されたメモリセルは、前記第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第１のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第４のエリア内のメモリセルが選択された場合、選択されたメモリセルは、前記第２のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第２のロウスイッチ回路を介して前記グローバルワード線に接続され、
前記第５のエリア内のメモリセルが選択された場合、選択されたメモリセルは、前記第１のカラムスイッチ回路を介して前記グローバルビット線に接続され、前記第２のロウスイッチ回路を介して前記グローバルワード線に接続される、
請求項５に記載のメモリデバイス。
【請求項７】
前記第６、第７、第８及び第９のエリアのそれぞれのメモリセルに印加される配線抵抗は、前記第２、第３、第４及び第５のエリアのそれぞれのメモリセルに印加される配線抵抗より高く、前記第１のエリア内のメモリセルに印加される配線抵抗より低い、
請求項１に記載のメモリデバイス。
【請求項８】
前記複数のメモリセルのうち動作対象のメモリセルのアドレスに応じて、前記第１及び第２のカラムスイッチ回路のうち１つ又は両方が活性化され、及び、前記第１及び第２のロウスイッチ回路のうち１つ又は両方が活性化される、
請求項１に記載のメモリデバイス。
【請求項９】
前記複数のメモリセルのそれぞれは、
メモリ素子と、
前記メモリ素子に直列に接続されたスイッチング素子と、
を含む、
請求項１に記載のメモリデバイス。
【請求項１０】
前記メモリ素子は、磁気抵抗効果素子である、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
可変抵抗素子(Variable resistance element)（例えば、磁気抵抗効果素子(Magneto Resistive effect element)
）をメモリ素子として用いたメモリデバイスが、知られている。メモリデバイスの特性を向上するために、メモリデバイスに関する様々な技術の研究及び開発が、行われている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１２／００６９６２７Ａ１号明細書
米国特許出願公開第２０１１／００４４０９０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、複数のビット線と、複数のワード線と、前記複数のビット線のうち１つと前記複数のワード線のうち１つとにそれぞれ接続された複数のメモリセルと、を含み、第１乃至第９のエリアが設定されたメモリセルアレイと、前記複数のビット線に接続され、前記メモリセルアレイの第１の方向の一端側に設けられた第１のカラムスイッチ回路と、前記複数のビット線に接続され、前記メモリセルアレイの前記第１の方向の他端側に設けられた第２のカラムスイッチ回路と、前記複数のワード線に接続され、前記メモリセルアレイの第２の方向の一端側に設けられた第１のロウスイッチ回路と、前記複数のワード線に接続され、前記メモリセルアレイの前記第２の方向の他端側に設けられた第２のロウスイッチ回路と、を備え、前記第１のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化され、前記第２のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路及び前記第１のロウスイッチ回路が、活性化され、前記第３のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路及び前記第１のロウスイッチ回路が、活性化され、前記第４のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路及び前記第２のロウスイッチ回路が、活性化され、前記第５のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路及び前記第２のロウスイッチ回路が、活性化され、前記第６のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第１のロウスイッチ回路が、活性化され、前記第７のエリア内のメモリセルが選択された場合、前記第２のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化され、前記第８のエリア内のメモリセルが選択された場合、前記第１及び第２のカラムスイッチ回路、及び、前記第２のロウスイッチ回路が、活性化され、前記第９のエリア内のメモリセルが選択された場合、前記第１のカラムスイッチ回路、及び、前記第１及び第２のロウスイッチ回路が、活性化される。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスの構成例を示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す鳥瞰図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す断面図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す断面図。
第１の実施形態のメモリデバイスのメモリセルの構成例を示す模式図。
第１の実施形態のメモリデバイスのメモリセルアレイの近傍の回路構成を示す図。
第１の実施形態のメモリデバイスのカラムスイッチ回路の動作状態を示す模式図。
第１の実施形態のメモリデバイスのロウスイッチ回路の動作状態を示す模式図。
第１の実施形態のメモリデバイスのメモリセルアレイ内のエリアを説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの特性を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
以下の各実施形態において、同一の複数の構成要素（例えば、回路、配線、各種の電圧及び信号など）に関して、参照符号の末尾に、区別化のための数字／英字を付す場合がある。末尾に区別化のための数字／英字を伴った参照符号を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
（１）第１の実施形態
図１乃至図１５を参照して、実施形態のメモリデバイス１００について、説明する。
【０００９】
（ａ）構成例
図１乃至図１０を参照して、第１の実施形態のメモリデバイスの構成例について、説明する。
【００１０】
（ａ－１）全体構成
図１は、本実施形態のメモリデバイス１００の構成例を示す図である。
（【００１１】以降は省略されています）

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