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公開番号2025088708
公報種別公開特許公報(A)
公開日2025-06-11
出願番号2024152051
出願日2024-09-04
発明の名称半導体装置、これを用いた動作方法
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類G11C 16/14 20060101AFI20250604BHJP(情報記憶)
要約【課題】ページバッファを共有するメモリブロックの一部が特定の動作を行っている場合、少なくとも1つの他のメモリブロックが特定の動作とは異なる動作を行う半導体装置を提供する。
【解決手段】制御回路100と、ライン駆動回路200と、ページバッファグループ300と、セルアレイ400と、第1ソースライン駆動回路510(SD1)と、第2ソースライン駆動回路520(SD2)とを含む半導体装置は、第1ソースラインSL1を駆動する第1ソースライン駆動回路SD1と、第2ソースラインSL2を駆動する第2ソースライン駆動回路SD2と、第1ソースラインと複数のビットラインBL1、BL2、…、BLnをとの間に連結された複数の第1メモリストリングを含む第1メモリブロックBK1と、第2ソースラインと複数のビットラインとの間に連結された複数の第2メモリストリングを含む第2メモリブロックBK2と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
第１ソースラインを駆動する第１ソースライン駆動回路と、
第２ソースラインを駆動する第２ソースライン駆動回路と、
前記第１ソースラインと複数のビットラインとの間にそれぞれ連結された複数の第１メモリストリングを含む第１メモリブロックと、
前記第２ソースラインと前記複数のビットラインとの間にそれぞれ連結された複数の第２メモリストリングを含む第２メモリブロックとを含む
半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１ソースライン駆動回路および前記第２ソースライン駆動回路のそれぞれは、
互いに異なる電圧のレベルで前記第１ソースラインおよび前記第２ソースラインのそれぞれを駆動させる、
請求項１に記載の半導体装置。
【請求項３】
前記第１ソースライン駆動回路は、
前記第１メモリブロックにリード動作またはプログラム動作が行われる場合、前記第１ソースラインを接地電圧のレベルまたは電源電圧のレベルで駆動させ、
前記第１メモリブロックに消去動作が行われる場合、前記第１ソースラインを前記接地電圧のレベルより高い電圧レベルの消去電圧のレベルで駆動する、
請求項２に記載の半導体装置。
【請求項４】
前記第２ソースライン駆動回路は、
前記第２メモリブロックに前記リード動作または前記プログラム動作が行われる場合、前記第２ソースラインを前記接地電圧のレベルまたは電源電圧のレベルで駆動させ、
前記第２メモリブロックに前記消去動作が行われる場合、前記第２ソースラインを前記消去電圧のレベルで駆動する、
請求項３に記載の半導体装置。
【請求項５】
前記複数のビットラインのそれぞれに連結された複数のページバッファをさらに含む、
請求項４に記載の半導体装置。
【請求項６】
前記複数のページバッファは、
前記第１および第２メモリブロックのうち、前記リード動作または前記プログラム動作を行う選択されたメモリブロックと前記複数のビットラインを介して電気的に連結されて、前記リード動作を行うか、前記プログラム動作に対する検証動作を行う、
請求項５に記載の半導体装置。
【請求項７】
前記複数のページバッファは、
前記第１および第２メモリブロックのうち、前記消去動作を行うメモリブロックと電気的に分離された、
請求項６に記載の半導体装置。
【請求項８】
前記複数のページバッファは、
前記消去動作が完了すれば、前記消去動作を行ったメモリブロックと電気的に連結されて、前記消去動作に対する検証動作を行う、
請求項７に記載の半導体装置。
【請求項９】
前記複数の第１および第２メモリストリングのそれぞれは、
前記複数のビットラインのそれぞれに連結された複数のドレイン選択トランジスタと、
前記第１ソースラインまたは前記第２ソースラインに連結された複数のソース選択トランジスタと、
前記複数のドレイン選択トランジスタのそれぞれと前記複数のソース選択トランジスタのそれぞれとの間に直列に連結された複数のメモリセルとを含む、
請求項１に記載の半導体装置。
【請求項１０】
前記複数の第１および第２メモリストリングのそれぞれは、
前記複数のドレイン選択トランジスタのターンオンおよびターンオフによって前記複数のビットラインのそれぞれと電気的に連結されるか、分離される、
請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、本発明は、半導体装置およびこれを用いた動作方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
最近、電子機器の小型化、低電力化、高性能化、多様化などに伴い、コンピュータ、携帯用通信機器などの多様な電子機器において情報を格納可能な半導体装置が要求されている。半導体装置は、大きく、揮発性メモリ装置と、不揮発性メモリ装置とに分けられる。揮発性メモリ装置は、データ処理速度が速いのに対し、格納されたデータを保持するために電源が持続的に供給されなければならないという短所があり、不揮発性メモリ装置は、格納されたデータを保持するために電源が継続的に供給されなくてもよいのに対し、データ処理速度が遅いという短所がある。
【０００３】
不揮発性メモリ装置は、データを格納するためにプログラム（ｐｒｏｇｒａｍ）動作を行い、格納されたデータを消すために消去（ｅｒａｓｅ）動作を行う。これとともに、不揮発性メモリ装置は、プログラム動作または消去動作時、データが正常にプログラムまたは消去されたかを検証する動作を実施する。
【０００４】
したがって、不揮発性メモリ装置のデータ処理速度を向上させるために、プログラムまたは消去動作への時間を短縮させるための研究のみならず、各動作に対する検証に消耗する時間を短縮させるための研究が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施例は、ページバッファを共有するメモリブロックの一部が特定の動作を行っている場合、少なくとも１つの他のメモリブロックが特定の動作とは異なる動作を行うことができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施例による半導体装置は、第１ソースラインを駆動する第１ソースライン駆動回路と、第２ソースラインを駆動する第２ソースライン駆動回路と、前記第１ソースラインと複数のビットラインとの間に連結された複数の第１メモリストリングを含む第１メモリブロックと、前記第２ソースラインと前記複数のビットラインとの間に連結された複数の第２メモリストリングを含む第２メモリブロックとを含むことができる。
【０００７】
本発明の実施例による半導体装置の動作方法は、第１ソースラインを消去電圧のレベルで駆動させるステップと、第２ソースラインを接地電圧または外部電源電圧のレベルで駆動させるステップと、前記第１ソースラインに連結された第１メモリブロックに消去動作を行わせるステップと、前記第２ソースラインに連結された第２メモリブロックにリード動作またはプログラム動作を行わせるステップとを含むことができる。
【０００８】
本発明の他の実施例による半導体装置は、第１ソースラインと、第２ソースラインと、複数のビットラインと、前記第１ソースラインと前記複数のビットラインとの間にそれぞれ連結された複数の第１メモリストリングを含む第１メモリブロックと、前記第２ソースラインと前記複数のビットラインとの間にそれぞれ連結された複数の第２メモリストリングを含む第２メモリブロックと、前記第１メモリブロックに消去動作を行わせると同時に、前記第２メモリブロックにリードまたはプログラム動作を行わせる制御回路と、前記第１ソースラインを消去電圧で駆動させる第１ソース駆動回路と、前記第２ソースラインを前記消去電圧より低い接地電圧で駆動させる第２ソース駆動回路とを含むことができる。
【発明の効果】
【０００９】
本発明の実施例は、メモリブロックのそれぞれが互いに異なる動作をともに行うことが可能で、メモリ装置の動作速度を改善することができる。
【図面の簡単な説明】
【００１０】
本発明の実施例による半導体装置を説明するための図である。
本発明の他の実施例による半導体装置を説明するための図である。
本発明の実施例による半導体装置のメモリブロックを説明するための図である。
本発明の実施例による半導体装置のメモリブロックを説明するための図である。
本発明の実施例による半導体装置のページバッファを説明するための図である。
本発明の実施例による半導体装置の動作を説明するための図である。
本発明の実施例による半導体装置の動作を説明するための図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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