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公開番号2025106722
公報種別公開特許公報(A)
公開日2025-07-16
出願番号2024000280
出願日2024-01-04
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/10 20060101AFI20250709BHJP(情報記憶)
要約【課題】消費電力を低減する。
【解決手段】実施形態によれば、半導体記憶装置は、第1選択トランジスタST1、第1乃至第3メモリセルMC、及び第2選択トランジスタST2を含む第1メモリストリングNSと、ビット線BLと、ソース線SLと、第1選択ゲート線SGDと、第1乃至第3ワード線WLと、第2選択ゲート線SGSとを含む。制御回路は、第1メモリセルにデータを書き込む場合、ビット線に第1電圧VBLを印加し、ソース線に第2電圧VSSを印加し、第1選択ゲート線に第3電圧VONを印加し、第2選択ゲート線に第4電圧VONを印加し、第1ワード線にプログラム電圧VPGMを印加し、第2ワード線に第5電圧VSWを印加し、第3ワード線に第5電圧より高く且つプログラム電圧より低い第5電圧VPASSを印加する。
【選択図】図6
特許請求の範囲【請求項１】
各々の電流経路が直列に接続された第１選択トランジスタ、第１メモリセル、第２メモリセル、第３メモリセル、及び第２選択トランジスタを含む第１メモリストリングと、
前記第１選択トランジスタに接続されたビット線と、
前記第２選択トランジスタに接続されたソース線と、
前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、
前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
前記第１メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセルのゲートに接続された第２ワード線と、
前記第３メモリセルのゲートに接続された第３ワード線と、
プログラム動作及びプログラムベリファイ動作を含む書き込み動作を実行するように構成された制御回路と
を備え、
前記制御回路は、前記第１メモリセルの前記プログラム動作において、前記第１メモリセルにデータを書き込む場合、
前記ビット線ＢＬに第１電圧を印加し、
前記ソース線に前記第１電圧よりも低い第２電圧を印加し、
前記第１選択ゲート線に前記第１電圧よりも高い第３電圧を印加し、
前記第２選択ゲート線に前記第１電圧よりも高い第４電圧を印加し、
前記第１ワード線にプログラム電圧を印加し、
前記第２ワード線に第５電圧を印加し、
前記第３ワード線に前記第５電圧より高く且つ前記プログラム電圧より低い第６電圧を印加する、
半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記制御回路は、前記第１メモリセルの前記書き込み動作の後に、前記第２メモリセルの前記書き込み動作を実行し、前記第２メモリセルの前記書き込み動作の後に、前記第３メモリセルの前記書き込み動作を実行する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１メモリセルの前記プログラム動作において、前記第１メモリセルにデータを書き込まない場合、前記ビット線ＢＬに前記第２電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１選択ゲート線に前記第３電圧を印加された前記第１選択トランジスタ、前記第２選択ゲート線に前記第４電圧を印加された前記第２選択トランジスタ、前記第１ワード線に前記プログラム電圧を印加された前記第１メモリセル、前記第３ワード線に前記第６電圧を印加された前記第３メモリセルは、オン状態とされる、
請求項１に記載の半導体記憶装置。
【請求項５】
各々の電流経路が直列に接続された第３選択トランジスタ、第４メモリセル、第５メモリセル、第６メモリセル、及び第４選択トランジスタを含む第２メモリストリングと、
前記第３選択トランジスタのゲートに接続された第３選択ゲート線と
を更に備え、
前記第３選択トランジスタは、前記ビット線に接続され、
前記第４選択トランジスタは、前記ソース線に接続され、
前記第４選択トランジスタのゲートは、前記第２選択ゲート線に接続され、
前記第４メモリセルのゲートは、前記第１ワード線に接続され、
前記第５メモリセルのゲートは、前記第２ワード線に接続され、
前記第６メモリセルのゲートは、前記第３ワード線に接続され、
前記制御回路は、前記第１メモリセルの前記プログラム動作において、前記第３選択ゲート線に前記第２電圧を印加する、
請求項１に記載の半導体記憶装置。
【請求項６】
前記第３選択ゲート線に前記第２電圧を印加された前記第３選択トランジスタは、オフ状態とされる、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１電圧は、前記第２電圧よりも１Ｖ以上高い、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第５電圧は、前記第２メモリセルの閾値電圧以下の電圧値である、
請求項１に記載の半導体記憶装置。
【請求項９】
前記第１メモリセルの前記プログラム動作において、前記第２メモリセルのドレインに前記第１電圧が印加され、前記第２メモリセルのソースに前記第２電圧が印加され、前記第１電圧と前記第２電圧との電圧差に基づいて、ホットキャリアが生成される、
請求項１に記載の半導体記憶装置。
【請求項１０】
第５ワード線を更に備え、
前記第１メモリストリングは、前記第１メモリセルと前記第２メモリセルとの間に設けられ、ゲートに前記第５ワード線が接続された第８メモリセルを更に含み、
前記制御回路は、前記第１メモリセルの前記プログラム動作において、前記第５ワード線に前記第５電圧を印加する、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【非特許文献】
【０００３】
Wen-Jer Tsai, J. S. Huang, Ping-Hung Tsai, S. G. Yan, Cheng-Hsien Cheng, C. C. Cheng, Yin-Jen Chen, Chih-Hsiung Lee, Tzung-Ting Han, Tao-Cheng Lu, Kuang-Chao Chen, and Chih-Yuan Lu, “A Novel Low-Voltage Low-Power Programming Method for NAND Flash Cell by Utilizing Self-Boosting Channel Potential for Carrier Heating”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, No. 6, JUNE 2011, p. 1620-1627
Sang-Tae Ahn, Kyungsik Mun, Keun Woo Lee, Gyuseog Cho, Sung-Kye Park, Seokkiu Lee, and Sungjoo Hong, “ADVANCED HOT-CARRIER INJECTION PROGRAMING SCHEME FOR SUB 20NM NAND FLASH CELL AND BEYOND”, 2012 4th IEEE International Memory Workshop, DOI: 10.1109/IMV.2012/6213642
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、消費電力を低減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、各々の電流経路が直列に接続された第１選択トランジスタ、第１メモリセル、第２メモリセル、第３メモリセル、及び第２選択トランジスタを含む第１メモリストリングと、第１選択トランジスタに接続されたビット線と、第２選択トランジスタに接続されたソース線と、第１選択トランジスタのゲートに接続された第１選択ゲート線と、第２選択トランジスタのゲートに接続された第２選択ゲート線と、第１メモリセルのゲートに接続された第１ワード線と、第２メモリセルのゲートに接続された第２ワード線と、第３メモリセルのゲートに接続された第３ワード線と、プログラム動作及びプログラムベリファイ動作を含む書き込み動作を実行するように構成された制御回路とを含む。制御回路は、第１メモリセルのプログラム動作において、第１メモリセルにデータを書き込む場合、ビット線ＢＬに第１電圧を印加し、ソース線に第１電圧よりも低い第２電圧を印加し、第１選択ゲート線に第１電圧よりも高い第３電圧を印加し、第２選択ゲート線に第１電圧よりも高い第４電圧を印加し、第１ワード線にプログラム電圧を印加し、第２ワード線に第５電圧を印加し、第３ワード線に第５電圧より高く且つプログラム電圧より低い第６電圧を印加する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルが３ビット（８値）のデータを記憶可能なＴＬＣ（Triple Level Cell）である場合の閾値電圧分布とデータの割り付けとを示す図。
第１実施形態に係る半導体記憶装置に含まれるＮＡＮＤストリングにおけるデータの書き込み順序を示す図。
第１実施形態に係る半導体記憶装置で実行されるプログラム動作時における、プログラム対象の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧と、チャネルのバンド図との関係の一例を示す図。
第１実施形態に係る半導体記憶装置で実行されるプログラム動作時における、プログラム禁止の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧との関係の一例を示す図。
第１実施形態に係る半導体記憶装置で実行されるプログラム動作時におけるＮＡＮＤストリング内の各トランジスタの状態の一例を示す図。
第１実施形態に係る半導体記憶装置に含まれるスイッチメモリセルを流れる電流とスイッチワード線の電圧との関係の一例を示すグラフ。
第１実施形態に係る半導体記憶装置で実行されるプログラム動作時における各配線の電圧の一例を示すタイミングチャート。
第１実施形態の第１変形例に係る半導体記憶装置で実行されるプログラム動作時における、プログラム対象の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧との関係の一例を示す図。
第１実施形態の第２変形例に係る半導体記憶装置で実行されるプログラム動作時における、プログラム対象の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧との関係の一例を示す図。
第２実施形態に係る半導体記憶装置で実行されるプログラム動作時における、プログラム対象の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧と、チャネルのバンド図との関係の一例を示す図。
第２実施形態に係る半導体記憶装置で実行されるプログラム動作時における、プログラム禁止の選択メモリセルを含むメモリピラーのチャネルの状態と、各配線の電圧との関係の一例を示す図。
第２実施形態に係る半導体記憶装置で実行されるプログラム動作時におけるＮＡＮＤストリング内の各トランジスタの状態の一例を示す図。
第２実施形態に係る半導体記憶装置で実行されるプログラム動作時における各配線の電圧の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置１について説明する。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。なお、半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリに限定されない。半導体記憶装置１は、他の不揮発性メモリであってもよい。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、半導体記憶装置１の全体構成の一例について、図１を用いて説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能に構成される。例えば、半導体記憶装置１は、メモリコントローラ２と、信号ＤＱ並びにタイミング信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。タイミング信号ＤＱＳ及びＤＱＳｎは、データＤＡＴの入出力の際に用いられるタイミング信号である。タイミング信号ＤＱＳｎは、タイミング信号ＤＱＳの反転信号である。
（【００１１】以降は省略されています）

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