特許ウォッチ

公開番号2025110230
公報種別公開特許公報(A)
公開日2025-07-28
出願番号2024004046
出願日2024-01-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/10 20060101AFI20250718BHJP(情報記憶)
要約【課題】書込み電圧の増加を抑制する。
【解決手段】実施形態の半導体記憶装置は、第1メモリセル及び第2メモリセルを含む複数のメモリセルが直列に接続される第1メモリストリングと、第1メモリセルのゲートに接続された第1ワード線と、第2メモリセルのゲートに接続された第2ワード線と、第1メモリストリングの一端に接続された第1ビット線と、第1メモリストリングの他端に接続されたソース線と、制御回路と、を備え、制御回路は、第1メモリセルを対象としたプログラム動作において、第1ワード線に書込み電圧を印加しつつ、第1メモリストリングのチャネルを、第1ビット線及びソース線から電気的に絶縁されたフローティング状態にし、第1メモリストリングのチャネルをフローティング状態にした後、第2ワード線の電圧を、書込み電圧未満の第1電圧から、第1電圧未満の第2電圧に低減させるように構成される。
【選択図】図9
特許請求の範囲【請求項１】
第１メモリセル及び第２メモリセルを含む複数のメモリセルが直列に接続される第１メモリストリングと、
前記第１メモリセルのゲートに接続された第１ワード線と、
前記第２メモリセルのゲートに接続された第２ワード線と、
前記第１メモリストリングの一端に接続された第１ビット線と、
前記第１メモリストリングの他端に接続されたソース線と、
制御回路と、
を備え、
前記制御回路は、前記第１メモリセルを対象としたプログラム動作において、
前記第１ワード線に書込み電圧を印加しつつ、前記第１メモリストリングのチャネルを、前記第１ビット線及び前記ソース線から電気的に絶縁されたフローティング状態にし、
前記第１メモリストリングのチャネルをフローティング状態にした後、前記第２ワード線の電圧を、前記書込み電圧未満の第１電圧から、前記第１電圧未満の第２電圧に低減させる、
ように構成される、
半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記制御回路が前記第２ワード線の電圧を前記第２電圧に低減させた際に、前記第１メモリストリングのチャネルの電圧が接地電圧未満になる、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１ビット線と前記複数のメモリセルの一端との間に設けられる第１選択トランジスタと、
前記ソース線と前記複数のメモリセルの他端との間に設けられる第２選択トランジスタと、
をさらに備え、
前記制御回路は、前記第１メモリセルを対象とした前記プログラム動作において、
前記第１選択トランジスタ、及び前記第２選択トランジスタをオフ状態にすることで、前記第１メモリストリングをフローティング状態にする、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項４】
第３メモリセル及び第４メモリセルを含む複数のメモリセルが直列に接続される第２メモリストリングと、
前記第２メモリストリングの一端に接続された第２ビット線と、
をさらに備え、
前記第１ワード線は、前記第３メモリセルのゲートに接続され、
前記第２ワード線は、前記第４メモリセルのゲートに接続され、
前記第２メモリストリングの他端には、前記ソース線が接続され、
前記制御回路は、前記第１メモリセルを対象としたプログラム動作において、
前記第２メモリストリングのチャネルをフローティング状態にしつつ、前記第２ワード線の電圧を、前記第１電圧から前記第２電圧に低減させる、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路が前記第２ワード線の電圧を前記第２電圧に低減させた際に、前記第２メモリストリングのチャネルの電圧が前記第１電圧未満になる、
ように構成される、
請求項４記載の半導体記憶装置。
【請求項６】
前記第１選択トランジスタの閾値電圧、及び前記第２選択トランジスタの閾値電圧は、前記複数のメモリセルの消去状態の閾値電圧より高い、
請求項３記載の半導体記憶装置。
【請求項７】
前記第１選択トランジスタのゲートに接続された第１ゲート線、をさらに備え、
前記制御回路は、前記第１メモリセルを対象としたプログラム動作において、前記第１メモリストリングをフローティング状態にする際に、
前記第１ゲート線の電圧を接地電圧未満にする、
ように構成される、
請求項３記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－２４７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書込み電圧の増加を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセル及び第２メモリセルを含む複数のメモリセルが直列に接続される第１メモリストリングと、上記第１メモリセルのゲートに接続された第１ワード線と、上記第２メモリセルのゲートに接続された第２ワード線と、上記第１メモリストリングの一端に接続された第１ビット線と、上記第１メモリストリングの他端に接続されたソース線と、制御回路と、を備え、上記制御回路は、上記第１メモリセルを対象としたプログラム動作において、上記第１ワード線に書込み電圧を印加しつつ、上記第１メモリストリングのチャネルを、上記第１ビット線及び上記ソース線から電気的に絶縁されたフローティング状態にし、上記第１メモリストリングのチャネルをフローティング状態にした後、上記第２ワード線の電圧を、上記書込み電圧未満の第１電圧から、上記第１電圧未満の第２電圧に低減させる、ように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリピラーの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
第１実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置の書込み動作の概要を示すタイミングチャート。
第１実施形態に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ソース線、ビット線、メモリピラーのチャネル、ワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
第１実施形態の第１変形例に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の選択を説明するための図である。
第１実施形態の第１変形例に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ソース線、ビット線、メモリピラーのチャネル、ワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
第１実施形態の第２変形例に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ソース線、ビット線、メモリピラーのチャネル、ワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
第１実施形態の第３変形例に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ソース線、ビット線、メモリピラーのチャネル、ワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
第２実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
第２実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタ、及びダミーセルトランジスタの閾値電圧分布の一例を示す模式図。
第２実施形態に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の際の、ソース線、ビット線、メモリピラーのチャネル、ワード線、ダミーワード線、及び選択ゲート線の電圧の一例を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１構成
第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

関連特許