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公開番号2025068884
公報種別公開特許公報(A)
公開日2025-04-30
出願番号2023178976
出願日2023-10-17
発明の名称半導体装置および半導体チップ
出願人国立大学法人東京科学大学
代理人個人,個人
主分類G11C 8/12 20060101AFI20250422BHJP(情報記憶)
要約【課題】回路の工夫により同一の半導体チップを積層可能にすることで、信号の衝突を抑止しつつ、設計コストおよび製造コストの増大を抑制する。
【解決手段】貫通電極で相互に接続される積層された複数の半導体チップの各々は、制御入力端子が有効レベルを示すときに第1選択信号を内部回路に出力するゲート回路と、第2選択信号の論理値に応じて出力端子のいずれかを有効レベルに設定するデコーダ回路と、複数の出力端子と制御入力端子との間に配置される複数の第1プログラム素子とを有する。各半導体チップは、第1プログラム素子の1つが導通状態に設定され、内部回路は、第2選択信号の論理値に応じて有効レベルに設定された出力端子に接続された第1プログラム素子が導通状態のとき、ゲート回路から出力される第1選択信号を受けて動作する。導通状態の第1プログラム素子は、複数の半導体チップで互いに異なる。
【選択図】図2

特許請求の範囲【請求項１】
第１選択信号を受ける第１選択端子と、第２選択信号を受ける１以上の第２選択端子と、をそれぞれ有し、互いに積層された複数の半導体チップと、
前記複数の半導体チップを貫通し、前記複数の半導体チップの前記第１選択端子と前記第２選択端子との各々にそれぞれ接続される複数の貫通電極と、を有し、
前記複数の半導体チップの各々は、
前記第１選択信号を受けたときに動作する内部回路と、
制御入力端子を有し、前記制御入力端子が有効レベルを示すときに前記第１選択信号を前記内部回路に出力するゲート回路と、
複数の出力端子を有し、前記第２選択信号の論理値に応じて前記出力端子のいずれかを有効レベルに設定するデコーダ回路と、
前記複数の出力端子と前記制御入力端子との間にそれぞれ配置される複数の第１プログラム素子と、を有し、
前記複数の半導体チップの各々は、前記複数の第１プログラム素子の１つが導通状態に設定され、
前記複数の半導体チップの各々の前記内部回路は、前記第２選択信号の論理値に応じて前記有効レベルに設定された前記出力端子に接続された前記第１プログラム素子が導通状態のとき、前記ゲート回路から出力される前記第１選択信号を受けて動作し、
導通状態の前記第１プログラム素子は、前記複数の半導体チップで互いに異なることを特徴とする半導体装置。
続きを表示（約 1,900 文字）【請求項２】
前記複数の半導体チップは、データが入力または出力されるデータ端子を有するメモリチップであり、
前記内部回路は、データを保持するメモリ回路を含み、
前記複数の半導体チップの前記データ端子は、貫通電極を介して他の前記半導体チップの前記データ端子に接続され、
前記第２選択信号の論理値に対応する前記メモリチップの前記メモリ回路は、前記データを入力または出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
選択信号を受ける選択端子と、データが入力または出力される複数のデータ端子と、をそれぞれ有し、互いに積層された複数の半導体チップと、
前記複数の半導体チップを貫通し、前記複数の半導体チップの前記選択端子と前記複数のデータ端子との各々にそれぞれ接続される複数の貫通電極と、を有し、
前記複数の半導体チップの各々は、
前記選択信号に応じて動作し、前記データを保持するデータ保持回路と、
前記データ保持回路に保持された前記データを出力する出力バッファを含む複数のデータ入出力回路と、
前記データ保持回路の出力を前記複数のデータ入出力回路に共通に接続するデータ出力線と、
前記複数のデータ入出力回路の各々に設けられ、前記データ出力線に接続される前記出力バッファを有効状態または無効状態に設定する第１プログラム素子と、を有し、
前記複数のデータ入出力回路のいずれかの前記出力バッファは、前記データ保持回路から前記データを出力可能な前記有効状態に設定され、
他の前記データ入出力回路の前記出力バッファは、前記データを出力しない前記無効状態に設定され、
前記有効状態に設定される前記出力バッファに接続される前記データ端子は、前記複数の半導体チップ毎に異なることを特徴とする半導体装置。
【請求項４】
前記複数の半導体チップの各々は、
複数の前記データ端子と、
複数の前記データ出力線と、
前記半導体チップの積層数と等しい数の前記データ入出力回路をそれぞれ含む複数のデータ入出力グループと、を有し、
複数の前記データ出力線の各々は、前記複数のデータ入出力グループの各々の複数の前記データ入出力回路に共通に接続され、
前記複数のデータ入出力グループの各々において、前記複数のデータ入出力回路のいずれかの前記出力バッファは、前記データ保持回路から前記データを出力可能な有効状態に設定され、他の前記データ入出力回路の前記出力バッファは、前記データを出力しない無効状態に設定されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記データ端子の数は、前記半導体チップの積層数と前記データ出力線の数との積に等しいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のデータ入出力回路の各々は、制御入力端子が有効レベルを示すときに前記出力バッファを前記有効状態または前記無効状態に設定するイネーブル信号を出力し、前記制御入力端子が無効レベルを示すときに前記出力バッファを前記無効状態に設定する前記イネーブル信号を出力するゲート回路を有し、
前記第１プログラム素子は、前記ゲート回路の前記制御入力端子に接続され、前記第１プログラム素子のプログラム状態に応じて前記制御入力端子を前記有効レベルまたは無効レベルに設定することを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１プログラム素子は、前記出力バッファと前記データ端子との間に直列に接続され、
前記第１プログラム素子のプログラムにより前記出力バッファと前記データ端子との接続を遮断することで、前記出力バッファを前記無効状態に設定することを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記複数の半導体チップは、貫通電極を介して共通の選択信号を受け、同時にアクセスされることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記複数の半導体チップは、共通のフォトマスクを使用して製造され、回路構成が同一であることを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記複数の半導体チップは、バンプを介さずに前記貫通電極に接続されることを特徴とする請求項１ないし請求項８のいずれか１項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
複数の半導体チップが形成された半導体基板を積層し、異なる層の半導体基板を構成する半導体チップ同士を信号を伝達可能に接続した後、半導体チップ部分を個片化することで半導体装置を製造する手法が知られている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１０／０３２７２９号
特開２０１５－１６４１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、積層される複数のメモリチップの信号端子を貫通電極で接続し、メモリ容量が大きい半導体装置を形成する場合、制御信号またはデータ信号の衝突を避けるため、信号の一部は、異なる貫通電極を使用してメモリチップにそれぞれ伝達される。この場合、一部の信号端子の位置がメモリチップ毎に異なるため、互いに同一の設計データを使用した、回路が同一のメモリチップを積層できないという問題がある。積層するメモリチップが同一でない場合、レチクル等のフォトマスクを共通化できないため、設計コストおよび製造コストが増大するという問題がある。
【０００５】
なお、複数のメモリチップが形成された半導体基板を積層して貫通電極で接続した後、メモリチップ部分を個片化する場合にも、メモリチップ部分の一部の信号端子の位置が半導体基板毎に異なる。このため、レチクル等のフォトマスクを共通化できず、設計コストおよび製造コストが増大するという問題がある。
【０００６】
そこで、本発明は、回路の工夫により同一の半導体チップを積層可能にすることで、信号の衝突を抑止しつつ、設計コストおよび製造コストの増大を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一形態の半導体装置は、第１選択信号を受ける第１選択端子と、第２選択信号を受ける１以上の第２選択端子と、をそれぞれ有し、互いに積層された複数の半導体チップと、前記複数の半導体チップを貫通し、前記複数の半導体チップの前記第１選択端子と前記第２選択端子との各々にそれぞれ接続される複数の貫通電極と、を有し、前記複数の半導体チップの各々は、前記第１選択信号を受けたときに動作する内部回路と、制御入力端子を有し、前記制御入力端子が有効レベルを示すときに前記第１選択信号を前記内部回路に出力するゲート回路と、複数の出力端子を有し、前記第２選択信号の論理値に応じて前記出力端子のいずれかを有効レベルに設定するデコーダ回路と、前記複数の出力端子と前記制御入力端子との間にそれぞれ配置される複数の第１プログラム素子と、を有し、前記複数の半導体チップの各々は、前記複数の第１プログラム素子の１つが導通状態に設定され、前記複数の半導体チップの各々の前記内部回路は、前記第２選択信号の論理値に応じて前記有効レベルに設定された前記出力端子に接続された前記第１プログラム素子が導通状態のとき、前記ゲート回路から出力される前記第１選択信号を受けて動作し、導通状態の前記第１プログラム素子は、前記複数の半導体チップで互いに異なることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路の工夫により同一の半導体チップを積層可能にすることで、信号の衝突を抑止しつつ、設計コストおよび製造コストの増大を抑制することができる。
【図面の簡単な説明】
【０００９】
積層された複数の半導体チップを含む半導体装置の課題を説明する部分斜視図である。
本発明の第１の実施形態に係る半導体装置の一例を示す分解斜視図である。
図２のチップ選択デコーダ回路の一例とその動作を示す図である。
図２の半導体装置の積層構造の概要を示す断面図である。
図２の半導体装置を動作させるコマンドの一例を示す図である。
図２の半導体装置の読み出し動作の一例を示すタイミング図である。
本発明の第２の実施形態に係る半導体装置の一例を示す分解斜視図である。
図７のチップ選択デコーダ回路の一例とその動作を示す図である。
図７の半導体装置の積層構造の概要を示す断面図である。
本発明の第３の実施形態に係る半導体装置の一例を示す分解斜視図である。
図１０の半導体チップの内部データバスとパッドとの接続の一例を示す図である。
図１１のデータ入出力回路の一例を示す回路図である。
図１２のデータ入出力回路の設定例を示す図である。
本発明の第４の実施形態に係る半導体装置に搭載される各半導体チップのデータ入出力回路の一例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施形態を説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。信号名を示す符号は、信号線名または端子名を示す符号としても使用する。単線の信号線は、複数本で構成される場合もある。例えば、１本で示される１ビットのデータ線が相補のデータ線である場合がある。
（【００１１】以降は省略されています）

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