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公開番号2025089327
公報種別公開特許公報(A)
公開日2025-06-12
出願番号2025042034,2025005906
出願日2025-03-17,2012-10-01
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 19/28 20060101AFI20250605BHJP(情報記憶)
要約【課題】静電破壊による歩留まりの低下を防ぐことができる半導体装置。
【解決手段】複数の画素を選択するための信号を走査線に供給する走査線駆動回路が、上
記信号を生成するシフトレジスタを有しており、上記シフトレジスタにおいて、複数のト
ランジスタのゲート電極として機能する一の導電膜を複数に分割し、上記分割された導電
膜どうしを、分割された導電膜と異なる層に形成された導電膜により、電気的に接続する
構成を有する。上記複数のトランジスタには、シフトレジスタの出力側のトランジスタが
含まれるものとする。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタ乃至第８のトランジスタと、第１の配線乃至第５の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第３のトランジスタのゲートは、第１の電位が供給される前記第３の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と常に導通しており、
前記第７のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と常に導通しており、
前記第８のトランジスタのゲートは、前記第５の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方が、少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第５のトランジスタのソース又はドレインの他方と導通しているとき、前記第２の配線に供給される第２の電位が、少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第５のトランジスタのソース又はドレインの他方に供給される、
半導体装置。
続きを表示（約 3,000 文字）【請求項２】
第１のトランジスタ乃至第８のトランジスタと、第１の配線乃至第５の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第３のトランジスタのゲートは、第１の電位が供給される前記第３の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と常に導通しており、
前記第７のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と常に導通しており、
前記第８のトランジスタのゲートは、前記第５の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方が、少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第６のトランジスタのソース又はドレインの他方と導通しているとき、前記第４の配線に供給されるクロック信号の電位が、少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第６のトランジスタのソース又はドレインの他方に供給される、
半導体装置。
【請求項３】
第１のトランジスタ乃至第８のトランジスタと、第１の配線乃至第５の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第３のトランジスタのゲートは、第１の電位が供給される前記第３の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と常に導通しており、
前記第７のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と常に導通しており、
前記第８のトランジスタのゲートは、前記第５の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方が、少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第５のトランジスタのソース又はドレインの他方と導通しているとき、前記第２の配線に供給される第２の電位が、少なくとも前記第６のトランジスタのチャネル形成領域を介して前記第５のトランジスタのソース又はドレインの他方に供給され、
前記第１のトランジスタのソース又はドレインの他方に与えられる電位と、前記第４の配線に与えられる電位とが異なっている期間を有する、
半導体装置。
【請求項４】
第１のトランジスタ乃至第８のトランジスタと、第１の配線乃至第５の配線と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第３のトランジスタのゲートは、第１の電位が供給される前記第３の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記第４の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのソース又はドレインの一方と常に導通しており、
前記第７のトランジスタのゲートは、前記第３の配線と常に導通しており、
前記第８のトランジスタのソース又はドレインの他方は、前記第３の配線と常に導通しており、
前記第８のトランジスタのゲートは、前記第５の配線と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方が、少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第６のトランジスタのソース又はドレインの他方と導通しているとき、前記第４の配線に供給されるクロック信号の電位が、少なくとも前記第５のトランジスタのチャネル形成領域を介して前記第６のトランジスタのソース又はドレインの他方に供給され、
前記第１のトランジスタのソース又はドレインの他方に与えられる電位と、前記第４の配線に与えられる電位とが異なっている期間を有する、
半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１のトランジスタ乃至前記第８のトランジスタは、全て同じ極性を有する、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタを用いた半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
近年、多結晶シリコンや微結晶シリコンによって得られる高い移動度と、非晶質シリコン
によって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体
と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用
途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表
示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られ
ている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１２３８６１号公報
特開２００７－９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、非晶質シリコンや酸化物半導体を有するトランジスタで構成された半導体表示
装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるた
め、生産性が高く、コストが低いという利点を有する。パネルが大型化すると、半導体表
示装置の画素部において、複数の画素に接続されたバスラインと呼ばれる配線、例えば走
査線や信号線などの負荷が大きくなる。そのため、走査線や信号線に電位を供給する駆動
回路には大きな電流供給能力が求められるので、駆動回路を構成するトランジスタ、特に
出力側に位置するトランジスタは、その電気的特性にも依るが、パネルの大型化に伴いサ
イズが増大する傾向にある。
【０００５】
上記トランジスタのサイズが増大すると、駆動回路においてトランジスタのゲート電極と
して機能する配線の面積が、レイアウトの都合上、増大する。そのため、ドライエッチン
グなどのプラズマを用いた製造工程において配線に電荷が蓄積される、所謂アンテナ効果
と呼ばれる現象が起きやすく、配線に蓄積された上記電荷の放電により配線が静電破壊さ
れる確率が高くなる。
【０００６】
特に、非晶質シリコンや酸化物半導体を有するトランジスタは、多結晶シリコンや単結晶
シリコンを用いたトランジスタに比べて、オン電流が小さい傾向にある。非晶質シリコン
や酸化物半導体を有するトランジスタを用いると、パネルの大型化はプロセス上可能であ
るが、駆動回路の電流供給能力を満たすために更に大きなサイズのトランジスタを設計す
る必要が生じる。よって、配線の面積の増大による配線の静電破壊の確率が高まり、それ
により歩留まりの低下がもたらされやすい。
【０００７】
上述したような技術的背景のもと、本発明は、静電破壊による歩留まりの低下を防ぐこと
ができる半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、アンテナ効果による導電膜への電荷の蓄積を防ぐために、複数のトラ
ンジスタのゲート電極として機能する一の導電膜を複数に分割する。上記分割された導電
膜は離隔している。そして、上記分割された導電膜どうしを、分割された導電膜と異なる
導電膜により、電気的に接続する構成を有する。上記複数のトランジスタには、駆動回路
の出力側のトランジスタが含まれるものとする。
【０００９】
或いは、本発明の一態様では、複数の画素を選択するための信号を走査線に供給する走査
線駆動回路が、上記信号を生成するシフトレジスタを有しており、上記シフトレジスタに
おいて、複数のトランジスタのゲート電極として機能する一の導電膜を複数に分割する。
上記分割された導電膜は離隔している。そして、上記分割された導電膜どうしを、分割さ
れた導電膜と異なる導電膜により、電気的に接続する構成を有する。上記複数のトランジ
スタには、シフトレジスタの出力側のトランジスタが含まれるものとする。
【００１０】
分割された導電膜と異なる導電膜は、上記分割された導電膜と異なる層に設けられていて
も良い。そして、上記の異なる層に形成された導電膜は、上記複数のトランジスタのソー
ス電極及びドレイン電極と同じ層に形成されていても良い。
（【００１１】以降は省略されています）

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