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公開番号2025087081
公報種別公開特許公報(A)
公開日2025-06-10
出願番号2023201480
出願日2023-11-29
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/26 20060101AFI20250603BHJP(情報記憶)
要約【課題】リード時における動作の安定性を向上させることができる不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置(1)は、プログラム動作を実行可能なメモリ素子(82)と、定電流(I5)を生成するように構成される基準電流生成部(2,5,6,7)と、前記基準電流生成部に接続される第1ドレインと、前記メモリ素子のドレインに接続される第1ソースと、第1ゲートと、を有するNチャネルMOSFET(92)と、前記第1ドレインに接続され、読み出しデータを出力するように構成される出力段(OUT)と、前記出力段における前記第1ドレインの反転信号の印加端と、前記第1ゲートとの間に接続される容量(CC)と、を備え、前記定電流と前記メモリ素子に流れる電流(I2)との大小関係に基づいて前記出力段から読み出しデータが出力される。
【選択図】図6
特許請求の範囲【請求項１】
プログラム動作を実行可能なメモリ素子と、
定電流を生成するように構成される基準電流生成部と、
前記基準電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
前記出力段における前記第１ドレインの反転信号の印加端と、前記第１ゲートとの間に接続される容量と、
を備え、
前記定電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される、不揮発性メモリ装置。
続きを表示（約 1,500 文字）【請求項２】
前記メモリ素子、前記ＮチャネルＭＯＳＦＥＴ、前記出力段、および前記容量を有する記憶回路が、複数ビットのビットごとに設けられる、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記容量は、ＭＯＭ容量によって構成される、請求項１に記載の不揮発性メモリ装置。
【請求項４】
プログラム動作を実行可能なメモリ素子と、
定電流を生成するように構成される定電流源と、
前記定電流源により生成された前記定電流をミラーリングするように構成される第１ミラー素子と、
前記定電流源により生成された前記定電流をミラーリングするように構成され、前記第１ミラー素子のゲートに接続されるゲートを含む第２ミラー素子と、
前記第１ミラー素子に接続され、前記メモリ素子のゲート電圧を生成するように構成される第１ゲート電圧生成部と、
前記第２ミラー素子を流れる電流をコピーすることで基準電流を生成するように構成される電流生成部と、
前記電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
を備え、
前記基準電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される、不揮発性メモリ装置。
【請求項５】
前記電流生成部は、
前記第２ミラー素子に接続される第１カレントミラーと、
前記第１カレントミラーに接続され、前記基準電流を出力するように構成される第２カレントミラーと、
を有する、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記第２カレントミラーに含まれる入力側トランジスタを共通に有し、かつ出力側トランジスタを有する第３カレントミラーと、
前記出力側トランジスタを流れる電流に基づいて前記第１ゲートの電圧を生成するように構成される第２ゲート電圧生成部と、
を備える、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第１ゲート電圧生成部は、
ゲート・ドレイン間が短絡されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレインまたはソースに接続される第２抵抗と、
を有する、請求項４に記載の不揮発性メモリ装置。
【請求項８】
プログラム動作を実行可能なメモリ素子と、
第１定電流を生成するように構成される第１定電流生成部と、
前記第１定電流に基づいて前記メモリ素子のゲート電圧を生成するように構成される第１ゲート電圧生成部と、
前記第１定電流生成部と独立し、第２定電流を生成するように構成される第２定電流生成部と、
前記第２定電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
を備え、
前記第２定電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される、不揮発性メモリ装置。
【請求項９】
前記第２定電流生成部と独立し、前記第３定電流を生成するように構成される第３定電流生成部と、
前記第３定電流に基づいて前記第１ゲートの電圧を生成するように構成される第２ゲート電圧生成部と、
を備える、請求項８に記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、不揮発性メモリ装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
従来、トランジスタへのホットキャリア注入を利用した不揮発性メモリ装置がある。この種の不揮発性メモリ装置は、初期状態において特性が揃えられた第１および第２トランジスタをメモリ素子として備え、いずれか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１および第２トランジスタに共通のゲート電圧を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流のほうが小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流のほうが小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。
【０００３】
なお、上記に関連する技術については、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－１０３１５８号公報
【０００５】
［概要］
上記のような不揮発性メモリ装置においては、リード時（読み出し時）における動作の安定性が重要である。
【０００６】
上記状況に鑑み、本開示は、リード時における動作の安定性を向上させることができる不揮発性メモリ装置を提供することを目的とする。
【０００７】
本開示の一態様に係る不揮発性メモリ装置は、プログラム動作を実行可能なメモリ素子と、
定電流を生成するように構成される基準電流生成部と、
前記基準電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
前記出力段における前記第１ドレインの反転信号の印加端と、前記第１ゲートとの間に接続される容量と、
を備え、
前記定電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される構成としている。
【０００８】
また、本開示の一態様に係る不揮発性メモリ装置は、プログラム動作を実行可能なメモリ素子と、
定電流を生成するように構成される定電流源と、
前記定電流源により生成された前記定電流をミラーリングするように構成される第１ミラー素子と、
前記定電流源により生成された前記定電流をミラーリングするように構成され、前記第１ミラー素子のゲートに接続されるゲートを含む第２ミラー素子と、
前記第１ミラー素子に接続され、前記メモリ素子のゲート電圧を生成するように構成される第１ゲート電圧生成部と、
前記第２ミラー素子を流れる電流をコピーすることで基準電流を生成するように構成される電流生成部と、
前記電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
を備え、
前記基準電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される構成としている。
【０００９】
また、本開示の一態様に係る不揮発性メモリ装置は、プログラム動作を実行可能なメモリ素子と、
第１定電流を生成するように構成される第１定電流生成部と、
前記第１定電流に基づいて前記メモリ素子のゲート電圧を生成するように構成される第１ゲート電圧生成部と、
前記第１定電流生成部と独立し、第２定電流を生成するように構成される第２定電流生成部と、
前記第２定電流生成部に接続される第１ドレインと、前記メモリ素子のドレインに接続される第１ソースと、第１ゲートと、を有するＮチャネルＭＯＳＦＥＴと、
前記第１ドレインに接続され、読み出しデータを出力するように構成される出力段と、
を備え、
前記第２定電流と前記メモリ素子に流れる電流との大小関係に基づいて前記出力段から読み出しデータが出力される構成としている。
【図面の簡単な説明】
【００１０】
図１は、プログラム動作時におけるメモリ素子への電圧印加を示す図である。
図２は、図１に対応するメモリ素子の縦構造断面図である。
図３は、リード（読み出し）動作時におけるメモリ素子への電圧印加を示す図である。
図４は、図３に対応するメモリ素子の縦構造断面図である。
図５は、メモリ素子のドレイン電流のゲート・ソース間電圧依存性の一例を表す図である。
図６は、本開示の第１実施形態に係る不揮発性メモリ装置の構成を示す図である。
図７は、リード時におけるランプ電圧およびゲート電圧の波形例を示す図である。
図８は、第１実施形態の変形例に係る不揮発性メモリ装置の構成を示す図である。
図９は、比較例に係る不揮発性メモリ装置の構成を示す図である。
図１０は、本開示の第２実施形態に係る不揮発性メモリ装置の構成を示す図である。
（【００１１】以降は省略されています）

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