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公開番号2025108244
公報種別公開特許公報(A)
公開日2025-07-23
出願番号2024002047
出願日2024-01-10
発明の名称半導体装置および機器
出願人キヤノン株式会社
代理人弁理士法人大塚国際特許事務所
主分類G11C 29/00 20060101AFI20250715BHJP(情報記憶)
要約【課題】冗長救済の効果の向上に有利な技術を提供する。
【解決手段】各々が揮発性メモリであって、複数行および複数列にわたり配された複数のメモリを備えるメモリセルアレイと、前記メモリセルアレイを救済するための複数の救済回路と、前記複数の救済回路のうち前記複数のメモリに含まれるメモリに接続される救済回路を選択するための選択回路と、前記選択回路が前記複数の救済回路のうち指定された救済回路を選択するための選択情報を保持し、前記選択情報に基づいて前記選択回路を制御する保持回路と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
各々が揮発性メモリであって、複数行および複数列にわたり配された複数のメモリを備えるメモリセルアレイと、
前記メモリセルアレイを救済するための複数の救済回路と、
前記複数の救済回路のうち前記複数のメモリに含まれるメモリに接続される救済回路を選択するための選択回路と、
前記選択回路が前記複数の救済回路のうち指定された救済回路を選択するための選択情報を保持し、前記選択情報に基づいて前記選択回路を制御する保持回路と、
を備えることを特徴とする半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記保持回路は、前記半導体装置の外部から供給される前記選択情報に基づいて前記選択回路を制御することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリの状態を解析する解析回路をさらに含み、
前記解析回路は、前記メモリの状態に基づいて前記選択情報を生成し、前記保持回路に供給することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記解析回路は、前記メモリの状態に基づいて前記選択情報を生成した後に、前記メモリおよび前記複数の救済回路のうち前記メモリに接続された救済回路のそれぞれの状態をさらに解析することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記解析回路は、前記メモリおよび前記複数の救済回路のうち前記メモリに接続された救済回路のそれぞれの状態に応じて、前記選択情報の変更が必要である場合に前記選択情報を変更し、変更した前記選択情報を前記保持回路に供給することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記選択回路を第１選択回路として、第２選択回路をさらに含み、
前記メモリを第１メモリとして、前記複数のメモリは、第２メモリを含み、
前記第１メモリは、前記第１選択回路を介して前記複数の救済回路のうち第１救済回路および第２救済回路に接続可能に構成され、
前記第２メモリは、前記第２選択回路を介して前記複数の救済回路のうち前記第１救済回路および第３救済回路に接続可能に構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
第３選択回路および第４選択回路をさらに含み、
前記複数のメモリは、第３メモリ、第４メモリを含み、
前記第３メモリは、前記第３選択回路を介して前記複数の救済回路のうち前記第２救済回路および第４救済回路に接続可能に構成され、
前記第４メモリは、前記第４選択回路を介して前記複数の救済回路のうち前記第３救済回路および前記第４救済回路に接続可能に構成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第５選択回路をさらに含み、
前記複数のメモリは、第５メモリを含み、
前記第５メモリは、前記第５選択回路を介して前記複数の救済回路のうち前記第１救済回路および前記第２救済回路に接続可能に構成され、
前記第１選択回路および前記第５選択回路は、前記複数の救済回路のうち同じ救済回路を選択するように制御されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
第６選択回路をさらに含み、
前記複数のメモリは、第６メモリを含み、
前記第６メモリは、前記第６選択回路を介して前記複数の救済回路のうち前記第１救済回路および前記第３救済回路に接続可能に構成され、
前記第２選択回路および前記第６選択回路は、前記複数の救済回路のうち同じ救済回路を選択するように制御されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記複数のメモリのそれぞれは、ＳＲＡＭであることを特徴とする請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置および機器に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
揮発性メモリなどのメモリを搭載した半導体装置において、メモリの不良部分を救済するための冗長救済と呼ばれる技術が使用される。特許文献１には、メモリに含まれる不良ビットを救済して歩留まりを向上させるために、予備のメモリを含む冗長回路が設けられることが示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００２－０２５２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
予備のメモリに不良部分がある場合や、冗長化対象のメモリと予備のメモリとの間の配線パターンに不具合がある場合など、冗長化対象のメモリを救済できない可能性がある。
【０００５】
本発明は、冗長救済の効果の向上に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題に鑑みて、本発明の実施形態に係る半導体装置は、各々が揮発性メモリであって、複数行および複数列にわたり配された複数のメモリを備えるメモリセルアレイと、前記メモリセルアレイを救済するための複数の救済回路と、前記複数の救済回路のうち前記複数のメモリに含まれるメモリに接続される救済回路を選択するための選択回路と、前記選択回路が前記複数の救済回路のうち指定された救済回路を選択するための選択情報を保持し、前記選択情報に基づいて前記選択回路を制御する保持回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、冗長救済の効果の向上に有利な技術を提供することができる。
【図面の簡単な説明】
【０００８】
本実施形態の半導体装置の構成例を示すブロック図。
図１の半導体装置の配されたメモリおよびメモリを救済するための回路の構成例を示す図。
図２に示されるメモリを救済する際の回路の切り替え例を示す図。
図２に示されるメモリを救済する際の回路の切り替え例を示す図。
図２に示されるメモリを救済する際の回路の切り替え例を示す図。
図２に示されるメモリを救済する際のフローの例を示す図。
図２に示されるメモリを救済する際のフローの例を示す図。
図２に示されるメモリを救済する際のフローの例を示す図。
図２に示される保持回路の設定情報の例を示す図。
図２に示される保持回路の設定情報の例を示す図。
図１の半導体装置の配されたメモリおよびメモリを救済するための回路の構成例を示す図。
図１１に示されるメモリを救済する際の回路の切り替え例を示す図。
図１１に示されるメモリを救済する際の回路の切り替え例を示す図。
図１１に示されるメモリを救済する際の回路の切り替え例を示す図。
図１１に示される各回路のレイアウトの例を示す図
図１の半導体装置が組み込まれた機器の構成例を示す図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
【００１０】
図１～図１５を参照して、本開示の実施形態による半導体装置について説明する。図１は、本開示における半導体装置１１の構成例を示すブロック図である。図１に示される構成では、半導体装置１１に冗長救済の対象になる、換言すると冗長救済可能な４つのメモリ２０１～２０４を含む４つのブロック１０１～１０４が配されている。ブロック１０１～１０４のそれぞれは、複数行および複数列にわたり配された複数のメモリを備えるメモリセルアレイである。ブロック１０１～１０４のそれぞれに配される各々のメモリは、揮発性メモリでありうる。ここで、半導体装置１１に配されるブロックの数は、４つに限られることはなく、３以下であってもよいし５以上であってもよい。同様に、各ブロックに配されるメモリの数についても、３以下であってもよいし５以上であってもよい。また、図１では、ブロック１０２～１０４に配されるメモリ２０１～２０４について記載は省略されている。
（【００１１】以降は省略されています）

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