特許ウォッチ

公開番号2025103967
公報種別公開特許公報(A)
公開日2025-07-09
出願番号2023221744
出願日2023-12-27
発明の名称電子装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 5/06 20060101AFI20250702BHJP(情報記憶)
要約【課題】信号の波形品質を高められる電子装置を提供する。
【解決手段】配線基板PCBに含まれる複数の配線は、クロック信号CK1およびチップセレクト信号CS1のそれぞれを、表面20上に搭載された2個のメモリデバイスME1,ME2へ伝搬する複数の配線WR1tと、クロック信号CK2およびチップセレクト信号CS2のそれぞれを裏面21上に搭載された2個のメモリデバイスME3,ME4へ伝搬する複数の配線WR1bと、を有する。ここで、複数の配線WR1tは、複数の配線層の内、表面側の配線層15に設けられており、複数の配線WR1bは、複数の配線層の内、裏面側の配線層16に設けられている。
【選択図】図4A
特許請求の範囲【請求項１】
第１の面および前記第１の面とは反対側の第２の面を有し、複数の配線層および複数の配線を含んだ配線基板と、
前記第１の面上に搭載された第１のメモリデバイスと、
前記第１の面上に搭載された第２のメモリデバイスと、
前記第２の面上に搭載された第３のメモリデバイスと、
前記第２の面上に搭載された第４のメモリデバイスと、
前記第１の面上に搭載され、共通の第１のクロック信号および共通の第１のチップセレクト信号を用いて前記第１のメモリデバイスおよび前記第２のメモリデバイスのそれぞれにアクセスし、共通の第２のクロック信号および共通の第２のチップセレクト信号を用いて前記第３のメモリデバイスおよび前記第４のメモリデバイスのそれぞれにアクセスするコントロールデバイスと、
を備え、
前記複数の配線は、
前記第１のクロック信号および前記第１のチップセレクト信号をそれぞれ伝搬する複数の第１の配線と、
前記第２のクロック信号および前記第２のチップセレクト信号をそれぞれ伝搬する複数の第２の配線と、
を有し、
前記複数の第１の配線は、前記複数の配線層の内、前記第２の面よりも前記第１の面に近い配線層に設けられており、
前記複数の第２の配線は、前記複数の配線層の内、前記第１の面よりも前記第２の面に近い配線層に設けられている、
電子装置。
続きを表示（約 2,900 文字）【請求項２】
請求項１に記載の電子装置において、
前記クロック信号の周期を“Ｔｃｋ”とし、前記第１のメモリデバイスと前記第２のメモリデバイスとの配置間隔、および前記第３のメモリデバイスと前記第４のメモリデバイスとの配置間隔を共に“Ｌｍ”とした場合、
“Ｌｍ”は、“Ｔｃｋ／２”の伝搬遅延時間に基づいて定められている、
電子装置。
【請求項３】
請求項１に記載の電子装置において、
前記配線基板は、前記第１の面と前記第２の面との間で前記複数の配線層を貫通するように設けられる複数のスルービア配線を含み、
前記複数のスルービア配線は、
前記第１の配線と、前記第１のメモリデバイスまたは前記第２のメモリデバイスとを接続するための第１のスルービア配線と、
前記第２の配線と、前記第３のメモリデバイスまたは前記第４のメモリデバイスとを接続するための第２のスルービア配線と、
を有し、
前記第１のスルービア配線は、前記第１の配線との接続点から前記第１の面までの第１のビア部分と、前記第１の配線との接続点から前記第２の面までの第１のオープンスタブと、を有し、
前記第２のスルービアは、前記第２の配線との接続点から前記第２の面までの第２のビア部分と、前記第２の配線との接続点から前記第１の面までの第２のオープンスタブと、を有し、
前記第１のビア部分の長さは、前記第１のオープンスタブの長さよりも短くなっており、
前記第２のビア部分の長さは、前記第２のオープンスタブの長さよりも短くなっている、
電子装置。
【請求項４】
請求項３に記載の電子装置において、
前記クロック信号の周期を“Ｔｃｋ”とし、前記第１のメモリデバイスと前記第２のメモリデバイスとの配置間隔、および前記第３のメモリデバイスと前記第４のメモリデバイスとの配置間隔を共に“Ｌｍ”とし、前記第１のビア部分の伝搬遅延時間、および前記第２のビア部分の伝搬遅延時間を共に“τ
ｖａ
”とした場合、
“Ｌｍ”は、“Ｔｃｋ／２－τ
ｖａ
”の伝搬遅延時間に基づいて定められている、
電子装置。
【請求項５】
請求項３に記載の電子装置において、
前記第１の配線および前記第２の配線を伝搬する伝搬信号の波長を“λ”とした場合、
前記第１のオープンスタブの長さ、および前記第２のオープンスタブの長さは、共に“λ／４”よりも短くなっている、
電子装置。
【請求項６】
請求項３に記載の電子装置において、
前記第１のスルービア配線が前記第１のクロック信号を伝搬し、前記第２のスルービア配線が前記第２のクロック信号を伝搬する場合、前記第１のビア部分の長さと前記第２のビア部分の長さは同等であり、
前記第１のスルービアが前記第１のチップセレクト信号を伝搬し、前記第２のスルービアが前記第２のチップセレクト信号を伝搬する場合、前記第１のビア部分の長さと前記第２のビア部分の長さは同等である、
電子装置。
【請求項７】
請求項２に記載の電子装置において、
前記コントロールデバイスは、共通のコマンドアドレス信号を用いて、前記第１のメモリデバイス、前記第２のメモリデバイス、前記第３のメモリデバイス、および前記第４のメモリデバイスにアクセスし、
前記コマンドアドレス信号は、前記クロック信号の２周期を１単位として動作するモードである２Ｎモードに設定されている、
電子装置。
【請求項８】
請求項７に記載の電子装置において、
前記配線基板は、前記第１の面と前記第２の面との間で前記複数の配線層を貫通するように設けられる複数のスルービア配線を含み、
前記複数のスルービア配線は、前記コマンドアドレス信号を伝搬する配線と、前記第１のメモリデバイスおよび前記第３のメモリデバイスとを接続するための第３のスルービア配線を有し、
前記クロック信号の周期を“Ｔｃｋ”とし、前記コントロールデバイスからの前記コマンドアドレス信号を出力する外部端子と、前記第３のスルービア配線との配線長を“ＬＬｃ”とし、ｎを偶数とした場合、
“ＬＬｃ”は、“（Ｔｃｋ／２）×ｎ”の伝搬遅延時間に基づく長さに定められている、
電子装置。
【請求項９】
請求項２に記載の電子装置において、
前記第１の面上には、前記第１のメモリデバイスおよび前記第２のメモリデバイスを含めて、共通の前記第１のクロック信号および共通の前記第１のチップセレクト信号を用いてアクセスされる偶数個のメモリデバイスが搭載されており、
前記第２の面上には、前記第３のメモリデバイスおよび前記第４のメモリデバイスを含めて、共通の前記第２のクロック信号および共通の前記第２のチップセレクト信号を用いてアクセスされる偶数個のメモリデバイスが搭載されており、
前記第１の面上に搭載された前記偶数個のメモリデバイスの中で互いに隣接する２個のメモリデバイスの配置間隔を“Ｌｍ”とし、前記第２の面上に搭載された前記偶数個のメモリデバイスの中で互いに隣接する２個のメモリデバイスの配置間隔も“Ｌｍ”とした場合、
“Ｌｍ”は、“Ｔｃｋ／２”の伝搬遅延時間に基づいて定められている、
電子装置。
【請求項１０】
請求項１に記載の電子装置において、
前記第１の面上に搭載された第５のメモリデバイスおよび第６のメモリデバイスと、
前記第２の面上に搭載された第７のメモリデバイスおよび第８のメモリデバイスと、
をさらに備え、
前記コントロールデバイスは、
共通の前記第１のクロック信号および共通の前記第１のチップセレクト信号を用いて前記第１のメモリデバイスおよび前記第２のメモリデバイスのそれぞれにアクセスし、共通の前記第２のクロック信号および共通の前記第２のチップセレクト信号を用いて前記第３のメモリデバイスおよび前記第４のメモリデバイスのそれぞれにアクセスする第１のメモリインタフェースと、
共通の第３のクロック信号および共通の第３のチップセレクト信号を用いて前記第５のメモリデバイスおよび前記第６のメモリデバイスのそれぞれにアクセスし、共通の第４のクロック信号および共通の第４のチップセレクト信号を用いて前記第７のメモリデバイスおよび前記第８のメモリデバイスのそれぞれにアクセスする第２のメモリインタフェースと、
を有し、
前記第２のメモリインタフェースの外部端子は、前記第１のメモリインタフェースの外部端子よりも前記コントロールデバイスの内側に配置されている、
電子装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、電子装置に関し、例えば、配線基板上にコントロールデバイスおよび複数のメモリデバイスを搭載した電子装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
特許文献１（特開２０１５－３５１５９号）には、フライバイトポロジに伴う分岐配線が長くても、信号反射による影響を緩和できる電子装置が示される。当該電子装置は、複数の第１半導体部品とそれらを制御する第２半導体部品とが実装される実装基板を備える。実装基板は、第２半導体部品と複数の第１半導体部品とを電気的に接続する主配線および分岐配線を備える。第１半導体部品に至る分岐配線の途中には、チップ抵抗が直列に接続される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－３５１５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、電子装置の小型化、すなわち、配線基板における各デバイスの実装面積の削減が求められている。これに加えて、特に、電子装置の高速化に伴い、配線基板内を伝搬する各信号に対して、波形品質の向上が求められている。波形品質を向上させる方式として、例えば、特許文献１に示されるように、反射信号を減衰させるための抵抗素子を設ける方式が考えられる。しかしながら、抵抗素子を設けると、実装面積が増大する。このため、このような抵抗素子を設けることなく、波形品質を高められる仕組みが望まれる。
【０００５】
その他の課題と新規な特徴は、本明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態の電子装置は、第１の面および第１の面とは反対側の第２の面を有し、複数の配線層および複数の配線を含んだ配線基板と、第１の面上に搭載された第１のメモリデバイスおよび第２のメモリデバイスと、第２の面上に搭載された第３のメモリデバイスおよび第４のメモリデバイスと、コントロールデバイスと、を備える。コントロールデバイスは、第１の面上に搭載され、共通の第１のクロック信号および共通の第１のチップセレクト信号を用いて第１および第２のメモリデバイスのそれぞれにアクセスし、共通の第２のクロック信号および共通の第２のチップセレクト信号を用いて第３および第４のメモリデバイスのそれぞれにアクセスする。複数の配線は、第１のクロック信号および第１のチップセレクト信号をそれぞれ伝搬する複数の第１の配線と、第２のクロック信号および第２のチップセレクト信号をそれぞれ伝搬する複数の第２の配線と、を有する。ここで、複数の第１の配線は、複数の配線層の内、第２の面よりも第１の面に近い配線層に設けられており、複数の第２の配線は、複数の配線層の内、第１の面よりも第２の面に近い配線層に設けられている。
【発明の効果】
【０００７】
一実施の形態の電子装置を用いることで、信号の波形品質を高められる。
【図面の簡単な説明】
【０００８】
図１Ａは、第１の実施の形態による電子装置の概略的な構成例を示す平面図である。
図１Ｂは、第１の実施の形態による電子装置の概略的な構成例を示す平面図である。
図２は、図１Ａおよび図１Ｂにおける一部の領域に着目した構成例を示す平面図である。
図３は、図２におけるメモリインタフェースとメモリデバイスとの間の接続関係の一例を示す回路図である。
図４Ａは、図２におけるＡ－Ａ’間のクロック信号およびチップセレクト信号に関する概略的な構成例を示す断面図である。
図４Ｂは、図２におけるＢ－Ｂ’間のクロック信号およびチップセレクト信号に関する概略的な構成例を示す断面図である。
図５は、図２におけるＡ－Ａ’間のコマンドアドレス信号に関する概略的な構成例を示す断面図である。
図６は、図４Ａおよび図４Ｂにおいて、信号伝搬用のスタブおよびオープンスタブのインピーダンス特性の一例を示すインピーダンスチャートである。
図７は、伝搬信号の波長λの１／４の長さがナイキスト周波数に応じてどの程度の値になるかを計算した結果の一例を示す図である。
図８Ａは、図４Ａにおいて、ランク１への信号伝搬経路に関する等価的な構成例を示す回路図である。
図８Ｂは、図８Ａにおいて、反射信号が相殺される仕組みを概念的に示すタイミングチャートである。
図９は、図４Ａにおいて、コントロールデバイスに近い側のメモリデバイスを対象に、チップセレクト信号の入力波形を観測したシミュレーション結果の一例を示す波形図である。
図１０は、図４Ａにおいて、コントロールデバイスに近い側のメモリデバイスと、遠い側のメモリデバイスとを対象に、クロック信号の入力波形を観測したシミュレーション結果の一例を示す波形図である。
図１１Ａは、図２におけるＡ－Ａ’間のより詳細な構成例を示す断面図である。
図１１Ｂは、図２におけるＢ－Ｂ’間のより詳細な構成例を示す断面図である。
図１２は、図４Ａに示される構成を拡張した構成例を示す断面図である。
図１３は、第２の実施の形態による電子装置において、図２におけるＡ－Ａ’間のクロック信号およびチップセレクト信号と、コマンドアドレス信号とに関する概略的な構成例を示す断面図である。
図１４は、図１３に示されるコントロールデバイスとメモリデバイスとの配線長において、ｎおよびｍの避けるべき組み合わせを示す表である。
図１５Ａは、一般的な電子装置における問題点の一例を模式的に説明する図である。
図１５Ｂは、一般的な電子装置における問題点の一例を模式的に説明する図である。
図１６は、図１５Ａにおいて、２個のメモリデバイスがそれぞれ入力するクロック信号の波形形状の一例を示す図である。
図１７Ａは、比較例による電子装置において、図４Ａとは異なる構成例を示す断面図である。
図１７Ｂは、比較例による電子装置において、図４Ｂとは異なる構成例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（【００１１】以降は省略されています）

関連特許