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公開番号2025131103
公報種別公開特許公報(A)
公開日2025-09-09
出願番号2024028620
出願日2024-02-28
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/34 20060101AFI20250902BHJP(情報記憶)
要約【課題】センス回数を削減できる半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置は、メモリセルと、メモリセルに接続されたワード線WLselと、メモリセルに接続可能なビット線と、第1ノードSENを含み、ビット線に接続可能であり、第1ノードに充電された電荷をビット線に放電したときの第1ノードの第1電圧をセンスするセンスアンプとを備える。メモリセルに対する書き込み動作は、プログラム動作とベリファイ動作とを含む。センスアンプは、ベリファイ動作において、ワード線にベリファイ電圧VHが印加されている間、1回目のセンスとして第1電圧レベルVMの第1センス動作を実行し、1回目のセンスの結果に基づいて、2回目のセンスとして第2電圧レベルVHの第2センス動作または第3電圧レベルVLの第3センス動作を実行する。
【選択図】図18
特許請求の範囲【請求項１】
データを記憶するメモリセルと、
前記メモリセルに接続されたワード線と、
前記メモリセルに接続可能なビット線と、
第１ノードを含み、前記ビット線に接続可能であり、前記第１ノードに充電された電荷を前記ビット線に放電したときの前記第１ノードの第１電圧をセンスするセンスアンプと
を備え、
前記メモリセルに対する書き込み動作は、プログラム動作とベリファイ動作とを含み、
前記センスアンプは、前記ベリファイ動作において、前記ワード線にベリファイ電圧が印加されている間、１回目のセンスとして、第１電圧レベルの第１センス動作を実行し、前記１回目のセンスの結果に基づいて、２回目のセンスとして、前記第１電圧レベルよりも電圧が高い第２電圧レベルの第２センス動作、または前記第１電圧レベルよりも電圧が低い第３電圧レベルの第３センス動作を実行する、
半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記１回目のセンスの結果、
前記メモリセルの閾値電圧が前記第１電圧レベル以上である場合、前記センスアンプは、前記２回目のセンスとして前記第２センス動作を実行し、
前記メモリセルの閾値電圧が前記第１電圧レベル未満である場合、前記センスアンプは、前記２回目のセンスとして前記第３センス動作を実行する、
請求項１記載の半導体記憶装置。
【請求項３】
前記第２センス動作における前記第１ノードの電荷の放電時間は、前記第３センス動作における前記第１ノードの電荷の放電時間と同じである、
請求項１記載の半導体記憶装置。
【請求項４】
前記センスアンプは、前記１回目のセンスの結果に基づいて、前記第１ノードの容量値を、第１容量値、または前記第１容量値よりも大きい第２容量値に設定する、
請求項１記載の半導体記憶装置。
【請求項５】
前記１回目のセンスの結果、
前記メモリセルの閾値電圧が前記第１電圧レベル以上である場合、前記センスアンプは、前記第１ノードの前記容量値を前記第１容量値に設定し、
前記メモリセルの閾値電圧が前記第１電圧レベル未満である場合、前記センスアンプは、前記第１ノードの前記容量値を前記第２容量値に設定する、
請求項４記載の半導体記憶装置。
【請求項６】
前記１回目のセンスと前記２回目のセンスの結果、
前記メモリセルの閾値電圧が前記第３電圧レベル未満である場合、前記センスアンプは、前記プログラム動作において、前記ビット線に第２電圧を印加し、
前記メモリセルの閾値電圧が前記第３電圧レベル以上前記第１電圧レベル未満である場合、前記センスアンプは、前記プログラム動作において、前記ビット線に前記第２電圧よりも高い第３電圧を印加し、
前記メモリセルの閾値電圧が前記第１電圧レベル以上前記第２電圧レベル未満である場合、前記センスアンプは、前記プログラム動作において、前記ビット線に前記第３電圧よりも高い第４電圧を印加し、
前記メモリセルの閾値電圧が前記第２電圧レベル以上である場合、前記センスアンプは、前記プログラム動作において、前記ビット線に前記第４電圧よりも高い第５電圧を印加する、
請求項１記載の半導体記憶装置。
【請求項７】
データを記憶するメモリセルと、
前記メモリセルに接続可能なビット線と、
第１ノードと、
前記第１ノードに接続された第１容量素子と、
第２容量素子と、
前記第１容量素子と前記第２容量素子とを接続可能な第１回路と、
第１ラッチ回路と
を含み、前記ビット線に接続可能であり、前記第１ノードに充電された電荷を前記ビット線に放電したときの前記第１ノードの第１電圧をセンスするセンスアンプと
を備え、
前記第１回路は、前記第１ラッチ回路の値に基づいて、前記第１容量素子と前記第２容量素子との接続及び切断を切り替える、
半導体記憶装置。
【請求項８】
前記第１回路は、前記第１容量素子と前記第２容量素子とを並列に接続可能である、
請求項７記載の半導体記憶装置。
【請求項９】
前記第１回路は、前記第１容量素子と前記第２容量素子とを直列に接続可能である、
請求項７記載の半導体記憶装置。
【請求項１０】
前記メモリセルに接続されたワード線
を更に備え、
前記メモリセルに対する書き込み動作は、プログラム動作とベリファイ動作とを含み、
前記センスアンプは、前記ベリファイ動作において、前記ワード線にベリファイ電圧が印加されている間、１回目のセンスとして、第１電圧レベルの第１センス動作を実行し、前記１回目のセンスの結果を前記第１ラッチ回路に記憶する、
請求項７記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタへデータを書き込む際に閾値電圧を上昇させるプログラム動作と閾値電圧を確認するベリファイ動作が実行される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０９５２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
センス回数を削減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されたワード線と、メモリセルに接続可能なビット線と、第１ノードを含み、ビット線に接続可能であり、第１ノードに充電された電荷をビット線に放電したときの第１ノードの第１電圧をセンスするセンスアンプとを備える。メモリセルに対する書き込み動作は、プログラム動作とベリファイ動作とを含む。センスアンプは、ベリファイ動作において、ワード線にベリファイ電圧が印加されている間、１回目のセンスとして、第１電圧レベルの第１センス動作を実行し、１回目のセンスの結果に基づいて、２回目のセンスとして、第１電圧レベルよりも電圧が高い第２電圧レベルの第２センス動作、または第１電圧レベルよりも電圧が低い第３電圧レベルの第３センス動作を実行する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置の貼合構造の概要を示す斜視図。
第１実施形態に係る半導体記憶装置内のアレイチップの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置内の回路チップの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置内のアレイチップのセル領域におけるメモリピラー及びその近傍の断面図。
第１実施形態に係る半導体記憶装置に含まれるメモリピラーの断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置に含まれるセンスアンプの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置に含まれるセンスアンプの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置のデータの記憶方式の一例を示す概念図。
第１実施形態に係る半導体記憶装置の書き込み動作の概要を示すタイミングチャート。
第１実施形態に係る半導体記憶装置の書き込み動作におけるプログラムループの設定の一例を示すテーブル。
第１実施形態に係る半導体記憶装置の書き込み動作において、書き込みステート毎に使用され得る３種類のベリファイ電圧と、閾値電圧分布との関係を説明する図。
ベリファイ動作において、ワード線の電圧を一定にした状態で、センスノードの電荷を放電したときのセンスノードの電圧の変化を示す図。
ベリファイ動作において、ワード線の電圧を一定にした状態で、センスノードの電荷を放電したときのセンスノードの電圧の変化を示す図。
第１実施形態に係る半導体記憶装置のベリファイ動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第１実施形態に係る半導体記憶装置のＶＭセンス動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の１回目のセンスとしてＶＭセンス動作を行った結果を説明する図。
第１実施形態に係る半導体記憶装置のＶＨセンス動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の２回目のセンスとしてＶＨセンス動作を行った結果を説明する図。
第１実施形態に係る半導体記憶装置のＶＬセンス動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の２回目のセンスとしてＶＬセンス動作を行った結果を説明する図。
第１実施形態に係る半導体記憶装置の第４プログラム動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第１実施形態に係る半導体記憶装置の第４プログラム動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の第１プログラム動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第１実施形態に係る半導体記憶装置の第１プログラム動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の第２プログラム動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第１実施形態に係る半導体記憶装置の第２プログラム動作時のセンスアンプの動作を説明する図。
第１実施形態に係る半導体記憶装置の第３プログラム動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第１実施形態に係る半導体記憶装置の第３プログラム動作時のセンスアンプの動作を説明する図。
第２実施形態に係る半導体記憶装置に含まれるセンスアンプの回路構成の一例を示す回路図。
第２実施形態に係る半導体記憶装置のＶＭセンス動作時のセンスアンプの動作を説明する図。
第２実施形態に係る半導体記憶装置のＶＨセンス動作時のセンスアンプの動作を説明する図。
第２実施形態に係る半導体記憶装置のＶＬセンス動作時のセンスアンプの動作を説明する図。
第３実施形態に係る半導体記憶装置に含まれるセンスアンプの回路構成の一例を示す回路図。
第３実施形態に係る半導体記憶装置のベリファイ動作時における各種配線及び信号の電圧の一例を示すタイミングチャート。
第３実施形態に係る半導体記憶装置のＶＭセンス動作時のセンスアンプの動作を説明する図。
第３実施形態に係る半導体記憶装置のＶＨセンス動作時のセンスアンプの動作を説明する図。
第３実施形態に係る半導体記憶装置のＶＬセンス動作時のセンスアンプの動作を説明する図。
第３実施形態の変形例に係る半導体記憶装置に含まれるセンスアンプの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルトランジスタとその一般的な電気特性を示す図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
１．１．１メモリシステムの構成
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【００１０】
メモリシステム１は、データを記憶するデバイスである。メモリシステム１は、例えば、ＳＳＤ（solid state drive）、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（Universal Serial Bus）メモリ、ＭＭＣ（Multi-Media Card）、またはＳＤ
ＴＭ
カードである。メモリシステム１は、ホストバスを介してホスト２に接続可能である。メモリシステム１は、ホスト２から受信した要求信号または自発的な処理要求に基づく処理を行う。要求信号は、各種動作の要求信号である。各種動作は、例えば、書き込み動作、読み出し動作、及び消去動作である。
（【００１１】以降は省略されています）

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