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公開番号2025145218
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045290
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 11/4091 20060101AFI20250926BHJP(情報記憶)
要約【課題】多次元の積和演算を高速、高信頼性、及び低消費電力で実行する。
【解決手段】半導体記憶装置は、第1データをビットごとに記憶する複数のメモリセル群と、第2データを伝送する複数の一対の第1配線と、第1データの各ビットと第2データの対応するビットとの積に応じた信号を伝送する複数の第2配線と、複数の第2配線にて伝送される積に応じた信号をそれぞれセンスする複数のセンスアンプと、複数の積を加算した値に応じた信号を伝送する第3配線と、複数の第2配線と第3配線との間に配置され、いずれかのメモリセル群から第2配線に読み出されて、対応するセンスアンプでセンスされたデータをメモリセル群に書き戻すまでは第2配線と第3配線との接続を遮断するオフ状態であり、その後に対応する第2配線と第3配線とを接続するオン状態に遷移する複数のスイッチと、を備える。
【選択図】図5A
特許請求の範囲【請求項１】
複数ビットからなる第１データをビットごとに記憶する複数のメモリセル群と、
複数ビットからなる第２データを伝送する複数の一対の第１配線と、
前記第１データの各ビットと前記第２データの対応するビットとの積に応じた信号を伝送する複数の第２配線と、
前記複数の第２配線にて伝送される前記積に応じた信号をそれぞれセンスする複数のセンスアンプと、
複数の前記積を加算した値に応じた信号を伝送する第３配線と、
前記複数の第２配線のそれぞれと前記第３配線との間に配置され、いずれかの前記メモリセル群から対応する第２配線に読み出されて、対応する前記センスアンプでセンスされたデータを前記メモリセル群に書き戻すまでは前記対応する第２配線と前記第３配線との接続を遮断するオフ状態であり、その後に前記対応する第２配線と前記第３配線とを接続するオン状態に遷移する複数のスイッチと、を備える、
半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１データ及び前記第２データは、ビットごとに正の値又は負の値を取り得る複数ビットを有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の一対の第１配線のそれぞれにおける一方の第１配線は、前記第１データの対応するビットが正の値のときに駆動され、他方の第１配線は、前記第１データの対応するビットが負の値のときに駆動される、
請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第２配線の一つは、正の値の前記第１データを記憶する前記メモリセル群に接続され、
前記複数の第２配線の他の一つは、負の値の前記第１データを記憶する前記メモリセル群に接続される、
請求項２に記載の半導体記憶装置。
【請求項５】
同一の前記第２配線に接続される前記複数のメモリセル群のうち、いずれか一つのメモリセル群が前記積に応じた信号を前記第２配線に伝送する期間内には、残りのメモリセル群は、前記積に応じた信号を前記第２配線に伝送しない、
請求項１に記載の半導体記憶装置。
【請求項６】
前記複数のメモリセル群のそれぞれは、前記第１データの１ビットデータを記憶する２つのメモリセルを有し、
前記２つのメモリセルは、前記１ビットデータと、その反転データとを記憶する、
請求項１に記載の半導体記憶装置。
【請求項７】
前記メモリセルは、ＤＲＡＭ（Dynamic Random Access Memory）セルである、
請求項６に記載の半導体記憶装置。
【請求項８】
前記２つのメモリセルには、対応する前記一対の第１配線が接続される、
請求項６に記載の半導体記憶装置。
【請求項９】
対応する前記第２データに応じて、対応する前記一対の第１配線のうち一方の第１配線が駆動され、他方の前記第１配線は駆動されない、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記２つのメモリセルのそれぞれは、対応する前記第１データ及び前記第２データの積が正の場合には、対応する前記メモリセルから対応する前記第２配線に電流を流し、前記積が負の場合には、対応する前記第２配線から対応する前記メモリセルに電流を引き込む、
請求項６に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一実施形態は、半導体記憶装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
機械学習が様々な分野で普及している。機械学習では、大量の積和演算を高速に行って、重み係数を繰り返し更新する必要がある。大量の積和演算を高速に行う手法として、ＣＩＭ（Computer In Memory）が注目されている。ＣＩＭでは、既存の半導体メモリのビット線とワード線を利用して、学習対象となる多次元のデータを入出力する。機械学習が高度化するにつれて、データの次元数が多くなる傾向にあり、回路規模の大きいＣＩＭが求められる。その一方で、ＣＩＭで使用する半導体メモリに対するアクセス速度とアクセス回数などの制限は、積和演算の信頼性に影響する。また、ＣＩＭが大規模化するに従って、消費電力が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１２８７５２号公報
特開２０２１－１８５４７９号公報
特開２０２２－１８１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の一実施形態は、多次元の積和演算を高速、高信頼性、及び低消費電力で実行可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の一実施形態によれば、複数ビットからなる第１データをビットごとに記憶する複数のメモリセル群と、
複数ビットからなる第２データを伝送する複数の一対の第１配線と、
前記第１データの各ビットと前記第２データの対応するビットとの積に応じた信号を伝送する複数の第２配線と、
前記複数の第２配線にて伝送される前記積に応じた信号をそれぞれセンスする複数のセンスアンプと、
複数の前記積を加算した値に応じた信号を伝送する第３配線と、
前記複数の第２配線のそれぞれと前記第３配線との間に配置され、いずれかの前記メモリセル群から対応する第２配線に読み出されて、対応する前記センスアンプでセンスされたデータを前記メモリセル群に書き戻すまでは前記対応する第２配線と前記第３配線との接続を遮断するオフ状態であり、その後に前記対応する第２配線と前記第３配線とを接続するオン状態に遷移する複数のスイッチと、を備える、半導体記憶装置が提供される。
【図面の簡単な説明】
【０００６】
２値を取り得る２つの１次元データ同士の内積値を示す図。
４値を取りうる２つの１次元データ同士の内積値を示す図。
図１Ａの２５６次元データ同士の分布曲線と、図１Ｂの３６次元データ同士の分布曲線ｗ２を示す図。
図３Ａ～図３Ｄは本実施形態に係る半導体記憶装置の乗算手法を示す図。
図３Ｂと図３Ｄに示す２つのメモリセル群を同一のビット線に接続する例を示す図。
第１データと第２データの乗算時の構成を示すブロック図。
第１データと第２データの積和演算時の構成を示すブロック図。
図５Ａの一変形例を示すブロック図。
図５Ｂの一変形例を示すブロック図。
本実施形態に係るセンスアンプの内部構成を示す回路図。
ローカルビット線とグローバルビット線対の電圧レベルが変化する様子を示すシミュレーションによる電圧波形図。
シミュレーションで用いた第１データと第２データの内積演算の結果である内積値を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。以下では、半導体記憶装置の主要な構成部分を中心に説明するが、半導体記憶装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【０００８】
ＣＩＭでは、多次元のデータ同士の積和演算を行う。多次元のデータ同士の積和演算は、複数の要素を有するベクトル同士の内積値を演算することと等価である。そこで、本明細書では、積和演算を内積演算と表現する場合がある。
【０００９】
ＣＩＭで内積を演算する場合、内積の演算結果は、例えばビット線を流れる電流又はビット線の電圧で検出できる。ＣＩＭの消費電力を削減する観点では、ビット線を流れる電流又はビット線の電圧の平均値をできるだけ小さくするのが望ましい。
【００１０】
図１Ａは、（－１、＋１）の２値を取り得る２つの１次元（１ビット）データ同士の内積値を示す図である。この場合の内積値は（＋１、－１）のいずれかを取る。よって、この内積値は、平均値μ＝０、分散σ
２
＝１．０である。また、各次元が（－１、＋１）の２値を取りうる２つの２５６次元データ同士の内積値は、平均値μ＝０、分散σ
２
＝２５６になる。
（【００１１】以降は省略されています）

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