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公開番号2025164669
公報種別公開特許公報(A)
公開日2025-10-30
出願番号2024199720
出願日2024-11-15
発明の名称半導体装置および書き込み方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 11/16 20060101AFI20251023BHJP(情報記憶)
要約【課題】書き込み時間が長くなるのを抑制する半導体装置及びメモリセルの書き込み方法を提供する。
【解決手段】半導体装置1は、書き込み時に高電圧が供給され、FF回路FFに保持されているデータに従って、メモリセルに書き込み行う入力回路INCKTを備え、FF回路FFの個数に相当する数のデータを有するデータ列IOを、入力回路に供給し、FF回路FFに保持させるメモリコントローラMCTRを備えている。メモリコントローラは、データ列に含まれる反転データの個数を計数するポップカウンタ回路PP_CNTを備え、ポップカウンタ回路による計数に基づいて、反転データを格納しているFF回路FFの個数が所定個数以下となるように、FF回路FFを複数の領域に分け、複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されているFF回路FFに保持されているデータを同時に書き込むように、入力回路を制御する。
【選択図】図1
特許請求の範囲【請求項１】
複数のデータ線と、前記複数のデータ線に接続された複数のメモリセルと、複数の記憶回路を備え、書き込み時に高電圧が供給され、前記記憶回路に保持されているデータに従って、メモリセルに書き込み行う入力回路と、を備えたメモリアレイ回路と、
前記記憶回路の個数に相当する数のデータを有するデータ列を、前記入力回路に供給し、前記複数の記憶回路に保持させるメモリコントローラと、
を備え、
前記データ列には、前記メモリセルに書き込みを行うことにより、前記メモリセルの状態を変化させる反転データと、前記メモリセルの状態を変化させない非反転データと、が混在し、
前記メモリコントローラは、
前記データ列に含まれる前記反転データの個数を計数するカウンタ回路を備え、
前記カウンタ回路による計数に基づいて、前記反転データを格納している記憶回路の個数が所定個数以下となるように、前記データ列を格納している前記複数の記憶回路を複数の領域に分け、前記複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている記憶回路に保持されているデータを同時に書き込むように、前記入力回路を制御する、
半導体装置。
続きを表示（約 2,700 文字）【請求項２】
請求項１に記載の半導体装置において、
前記メモリアレイ回路は、書き込み時に、前記高電圧を生成する昇圧回路を備え、
前記メモリセルは、書き込まれたデータに従って、前記状態である抵抗値が定まる抵抗変化型メモリセルである、
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、前記複数のメモリブロックに対応した複数のブロック選択線と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記記憶回路と前記ブロック選択線と前記データ線とに接続された論理回路と、を備え、
前記メモリコントローラは、
前記カウンタ回路の計数に基づいて、前記反転データを格納している記憶回路の個数が、前記所定個数以下となる複数の領域を判定する判定回路と、
前記判定回路によって判定された複数の領域から選択された領域を指定するブロック選択情報と、前記ブロック選択情報の順番を示す順番情報とが格納されるテーブルと、
を備え、
前記テーブルに格納された順番情報によって示された順番で、前記テーブルから前記ブロック選択情報が、前記ブロック選択線に出力され、前記ブロック選択情報で指定された前記メモリブロックにおいて前記メモリセルへのデータの書き込みが行われる、
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記昇圧回路による昇圧動作が行われている期間において、前記判定回路による判定が行われる、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記複数の記憶回路に格納される前記データ列は、前記メモリアレイ回路から読み出されたデータ列と、書き込まれるべきデータ列との間の演算によって求められたデータ列である、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記カウンタ回路は、前記データ列において、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべき複数のデータが供給されるポップカウンタ回路を備え、前記ポップカウンタ回路によって、前記反転データの個数が計数される、
半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、ｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路と、
前記反転データの個数が前記所定個数を超えたことが、前記ポップカウンタ回路によって判定されたとき、前記ｎ個のデータにおける前記反転データの個数を計数し、前記所定個数を超える点を求めるクロックカウンタ回路と、
前記ポップカウンタ回路の計数値と前記クロックカウンタ回路の計数値とを加算して、前記データ列を格納している前記複数の記憶回路において、複数の前記領域の境界を示す分離点を算出する演算回路と、
を備え、
前記メモリコントローラは、前記カウンタ回路で算出された前記分離点を示す分離点情報を順次出力し、
前記論理回路は、接続された記憶回路が配置されている領域を特定する特定情報と、前記分離点情報とを比較する比較器を備え、前記論理回路は、前記比較器が、前記分離点情報で特定される領域に、前記特定情報で示される領域が存在することを示しているとき、接続されている前記記憶回路に格納されているデータを、前記データ線に供給する、
半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
前記メモリコントローラは、第１タイミングで、第１領域を選択し、前記第１タイミングに続く第２タイミングで、前記第１領域を含む第２領域を選択し、
前記メモリコントローラは、前記第１タイミングにおいて、前記第１領域に含まれている複数の記憶回路に格納されている反転データを、複数のメモリセルに書き込むように指示した後、前記第１領域において、前記反転データを格納している記憶回路に、非反転データを書き込むように指示する、
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記メモリアレイ回路は、ｎ本のデータ線と前記ｎ本のデータ線に接続された複数のメモリセルとを備える複数のメモリブロックと、前記複数のメモリブロックに対応した複数のブロック入力回路と、を備え、
前記ブロック入力回路は、前記ｎ本のデータ線に対応するｎ個の記憶回路と、前記ｎ本のデータ線と前記ｎ個の記憶回路とに接続されたｎ個の論理回路と、を備え、
前記カウンタ回路は、
前記第１タイミングにおいて、前記反転データの個数が前記所定個数未満となる領域を示す第１ブロック選択信号を生成する第１カウンタ回路と、
前記第１タイミングにおいて、前記第１ブロック選択信号によって示される前記領域を超え、前記反転データの個数が前記所定個数に到達するまでの領域を示す第１データ信号を生成する第２カウンタ回路と、
を備える、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１カウンタ回路は、前記ブロック入力回路における前記ｎ個の記憶回路に格納されるべきｎ個のデータが供給され、前記ｎ個のデータにおける前記反転データの個数を計数するポップカウンタ回路を含み、
前記第２カウンタ回路は、前記第１領域を超える領域における前記反転データの個数をカウントするクロックカウンタ回路を含む、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置および書き込み方法に関し、例えば複数の抵抗変化型メモリセルを備える半導体装置および抵抗変化型メモリセルへのデータの書き込み方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
抵抗変化型メモリセル（以下、単にメモリセルとも称する）は、格納（記憶）している情報（データ）に応じて抵抗値が変化する記憶素子を備えたメモリセルを示している。このようなメモリセルによって構成された電気的に書き換え可能な不揮発性記憶装置（以下、単に不揮発性記憶装置とも称する）として、例えば磁気抵抗メモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下ＭＲＡＭとも称する）がある。
【０００３】
ＭＲＡＭは、メモリアレイ回路と、例えばプロセッサからの指示に従って、メモリアレイ回路に対してデータの読み出しおよび書き込み等を行うメモリコントローラとを備えている。ここで、メモリアレイ回路は、例えば、それぞれ複数のメモリセルが行列状に配置された複数のメモリブロックと、複数のメモリブロックに対応した入出力回路と、高電圧を生成する昇圧回路とを備えている。例えば、データの書き込みの場合、メモリコントローラから入出力回路にデータが供給される。入出力回路は、昇圧回路により生成された高電圧を、供給されたデータに従って、複数のメモリセルに供給し、複数のメモリセルに対してデータの書き込みを行う。
【０００４】
ＭＲＡＭは、例えば非特許文献１および２に記載されている。非特許文献１および２には、ＭＲＡＭにおいて、データを書き込む前に、読み出しを行い、書き換える必要があるか否かを判定することが示されている。また、非特許文献１では、書き換える必要がないと判定された場合に、書き込み信号をマスクすることが示されており、非特許文献２では、書き換えを行う場合、メモリセルに印加する電圧を徐々に上昇させることが示されている。
【先行技術文献】
【非特許文献】
【０００５】
“７．２４ＭｂＳＴＴ－ＭＲＡＭ－ＢａｓｅｄＣａｃｈｅｗｉｔｈＭｅｍｏｒｙ－Ａｃｃｅｓｓ－ＡｗａｒｅＰｏｗｅｒＯｐｔｉｍｉｚａｔｉｏｎａｎｄＷｒｉｔｅ－Ｖｅｒｉｆｙ－Ｗｒｉｔｅ／Ｒｅａｄ－Ｍｏｄｉｆｙ－ＷｉｔｅＳｃｈｅｍｅ”，ＩＳＳＣＣ２０１６／ＳＥＳＳＩＯＮ７／ＮＯＮＶＯＬＡＴＩＬＥＭＥＭＯＲＹＳＯＬＵＴＩＯＮＳ／７．２，２０１６ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ．
“１３．３Ａ７ＭｂＳＴＴ－ＭＲＡＭｉｎ２２ＦＦＬＦｉｎＦＥＴＴｅｃｈｎｏｌｏｇｙｗｉｔｈ４ｎｓＲｅａｄｓｅｎｓｉｎｇＴｉｍｅａｔ０．９ＶＵｓｉｎｇＷｒｉｔｅ－Ｖｅｒｉｆｙ－ＷｒｉｔｅＳｃｈｅｍｅａｎｄＯｆｆｓｅｔ－ＣａｎｃｅｌｌａｔｉｏｎＳｅｎｓｉｎｇＴｅｃｈｎｉｑｕｅ”，ＩＳＳＣＣ２０１９／ＳＥＳＳＩＯＮ１３／ＮＯＮ－ＶＯＬＡＴＩＬＥＭＥＭＯＲＩＥＳ／１３．３，２０１９ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
書き込みにより、メモリセルの状態（抵抗値）を変化させる場合、すなわち、書き換えの場合、昇圧回路によって生成された高電圧をメモリセルに供給することが必要とされる。占有面積の増加を抑制するために昇圧回路は、電流供給能力に制限がある。電流供給能力の制限により、同時に書き換えることが可能なメモリセルの個数には制限が生じることになる。そのため、多量のメモリセルを書き換える場合には、書き込み動作を、複数サイクルに渡って実行することが必要となり、書き込み時間が長くなるという課題がある。
【０００７】
非特許文献１および２には、書き換えを行う必要があるか否かを判定することが示されているが、昇圧回路の電流供給能力については示されていない。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、一実施の形態に係る半導体装置は、複数のデータ線と、複数のデータ線に接続された複数のメモリセルと、複数の記憶回路を備え、書き込み時に高電圧が供給され、記憶回路に保持されているデータに従って、メモリセルに書き込み行う入力回路とを備えたメモリアレイ回路と、記憶回路の個数に相当する数のデータを有するデータ列を、入力回路に供給し、複数の記憶回路に保持させるメモリコントローラとを備えている。ここで、データ列には、メモリセルに書き込みを行うことにより、メモリセルの状態を変化させる反転データと、メモリセルの状態を変化させない非反転データとが混在している。また、メモリコントローラは、データ列に含まれる反転データの個数を計数するカウンタ回路を備え、カウンタ回路による計数に基づいて、反転データを格納している記憶回路の個数が所定個数以下となるように、データ列を格納している複数の記憶回路を複数の領域に分け、複数の領域を互いに異なるタイミングで選択し、選択した領域に配置されている記憶回路に保持されているデータを同時に書き込むように、前記入力回路を制御する。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
（【００１１】以降は省略されています）

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