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公開番号2025165736
公報種別公開特許公報(A)
公開日2025-11-05
出願番号2024070011
出願日2024-04-23
発明の名称半導体メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/30 20060101AFI20251028BHJP(情報記憶)
要約【課題】回路面積を削減できる半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置(10)は、メモリセル(MC)と、ライト時とリード時の少なくとも一方のときに前記メモリセルに高電圧(Vh)を印加するように構成される高電圧生成回路(4)と、前記高電圧生成回路の出力端に接続され、ターゲット電圧(Vtg)を超える前記高電圧が印加された場合に電流を流すことで前記高電圧の絶対値の上昇を抑制するように構成される素子(6)と、を備える。
【選択図】図10A
特許請求の範囲【請求項１】
メモリセルと、
ライト時とリード時の少なくとも一方のときに前記メモリセルに高電圧を印加するように構成される高電圧生成回路と、
前記高電圧生成回路の出力端に接続され、ターゲット電圧を超える前記高電圧が印加された場合に電流を流すことで前記高電圧の絶対値の上昇を抑制するように構成される素子と、
を備える、半導体メモリ装置。
続きを表示（約 640 文字）【請求項２】
前記素子は、カソードとアノードの一方が前記出力端に接続され、かつ前記カソードと前記アノードの他方が低電位端に接続されるダイオード素子である、請求項１に記載の半導体メモリ装置。
【請求項３】
前記ダイオード素子は、ＭＯＳトランジスタに含まれる寄生ダイオードである、請求項２に記載の半導体メモリ装置。
【請求項４】
前記ＭＯＳトランジスタは、
ＤｅｅｐＮ型ウェル領域と、
ＤｅｅｐＮ型ウェル領域の上方に横方向に並んで形成されるＰ型ウェル領域およびＮ型ウェル領域と、
前記Ｐ型ウェル領域の表層に形成される第１のＮ
＋
型領域およびＰ
＋
型領域と、
前記Ｎ型ウェル領域の表層に形成される第２のＮ
＋
型領域と、
を有し、
前記ＤｅｅｐＮ型ウェル領域は、前記Ｎ型ウェル領域よりもＮ型不純物濃度が低く、
前記Ｐ型ウェル領域と前記Ｎ型ウェル領域の間には、横方向にスペースが設けられ、
前記スペースには、前記ＤｅｅｐＮ型ウェル領域が設けられる、請求項３に記載の半導体メモリ装置。
【請求項５】
前記ダイオード素子の素子耐圧を可変に選択可能に構成される選択部を備える、請求項２に記載の半導体メモリ装置。
【請求項６】
前記高電圧生成回路は、昇圧回路を有する、請求項１に記載の半導体メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体メモリ装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来、メモリセルを有する半導体メモリ装置が知られている。メモリセルは、メモリ素子を含む。メモリ素子には、例えば、コントロールゲートおよびフローティングゲートを有し、上記フローティングゲートに隣接した酸化膜に高電圧を印加することでフローティングゲートに対して電子の注入・引き抜きを行い、消去（イレース）・書き込み（プログラム）を行うものがある（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１７４４８５号公報
【０００４】
［概要］
半導体メモリ装置においては、回路面積の削減が要望されている。
【０００５】
上記状況に鑑み、本開示は、回路面積を削減できる半導体メモリ装置を提供することを目的とする。
【０００６】
本開示の一態様に係る半導体メモリ装置は、
メモリセルと、
ライト時とリード時の少なくとも一方のときに前記メモリセルに高電圧を印加するように構成される高電圧生成回路と、
前記高電圧生成回路の出力端に接続され、ターゲット電圧を超える前記高電圧が印加された場合に電流を流すことで前記高電圧の絶対値の上昇を抑制するように構成される素子と、
を備える構成としている。
【図面の簡単な説明】
【０００７】
図１は、メモリセルの構成を示す図である。
図２は、メモリ素子の縦構造を示す図である。
図３は、メモリ素子に付随されるプログラム／イレース用の回路を示す図である。
図４Ａは、プログラム状態（書き込み状態）としたメモリ素子を含むメモリセルを示す図である。
図４Ｂは、イレース状態（消去状態）としたメモリ素子を含むメモリセルを示す図である。
図５は、プログラム状態とイレース状態におけるゲート電圧とドレイン電流との関係の一例を示す図である。
図６は、相補型セルを示す図である。
図７は、相補型セルのデータ状態（記憶状態）と、各データ状態に対応するゲート電圧Ｖｃｇ－ドレイン電流Ｉｄの特性を示す図である。
図８は、メモリセルに高電圧を印加するための比較例に係る構成を示す図である。
図９は、比較例における高電圧の挙動を模式的に示す波形図である。
図１０Ａは、メモリセルに高電圧（正電圧）を印加するための本開示の実施形態に係る構成を示す図である。
図１０Ｂは、メモリセルに高電圧（負電圧）を印加するための本開示の実施形態に係る構成を示す図である。
図１１は、本開示の実施形態における高電圧の挙動を模式的に示す波形図である。
図１２は、ＭＯＳトランジスタの一例を示す縦構造図である。
図１３は、メモリセルに高電圧を印加するための本開示の変形例に係る構成を示す図である。
【０００８】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【０００９】
＜１．相補型セル＞
図１は、メモリセルＭＣの構成を示す図である。メモリセルＭＣは、メモリ素子ＭＴと、選択トランジスタＳＴと、を有する。メモリ素子ＭＴは、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor））により構成され、データを記憶するための素子である。メモリ素子ＭＴは、コントロールゲートＣｇと、フローティングゲートＦｇと、を有する。
【００１０】
選択トランジスタＳＴは、ＮＭＯＳトランジスタにより構成され、メモリ素子ＭＴを選択するための素子である。メモリ素子ＭＴのソースは、グランド電位の印加端に接続される。メモリ素子ＭＴのドレインは、選択トランジスタＳＴのソースに接続される。選択トランジスタＳＴのドレインは、ビットラインＢＬに接続される。選択トランジスタＳＴは、リードゲートＲｇを有する。リードゲートＲｇに印加される電圧に応じて選択トランジスタＳＴのオンオフが切り替えられる。
（【００１１】以降は省略されています）

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