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公開番号2025174101
公報種別公開特許公報(A)
公開日2025-11-28
出願番号2024080164
出願日2024-05-16
発明の名称書き込みアシスト回路及びSRAM
出願人富士通株式会社
代理人弁理士法人扶桑国際特許事務所
主分類G11C 29/02 20060101AFI20251120BHJP(情報記憶)
要約【課題】書き込みアシスト回路によるアシスト量を、SRAMの製造後の出来に合わせて適切に調整可能とする。
【解決手段】SRAM10の書き込みアシスト回路14は、第1配線14aと、第1配線14aにより負電位方向のノイズを受ける複数の第2配線(ヴィクティム配線14b1～14bN)と、選択回路14cと、を有する。選択回路14cは、入力される選択信号に基づいて、複数の第2配線から、第1の数の第2配線を選択し、上記ノイズにより第1の数の第2配線に印加された負電位に基づく負電位量の電位を出力する選択回路14cとを有する。
【選択図】図1
特許請求の範囲【請求項１】
ＳＲＡＭの書き込みアシスト回路において、
第１配線と、
前記第１配線により負電位方向のノイズを受ける複数の第２配線と、
入力される選択信号に基づいて、前記複数の第２配線から、第１の数の第２配線を選択し、前記ノイズにより前記第１の数の第２配線に印加された負電位に基づく負電位量の電位を出力する選択回路と、
を有する書き込みアシスト回路。
続きを表示（約 900 文字）【請求項２】
前記第１配線は、前記複数の第２配線の配線方向と同一方向に配置された複数の配線部を含み、
前記複数の配線部のそれぞれは、前記複数の第２配線のうちの１つの第２配線に対して他の第２配線よりも近い距離に隣接して配置されている、請求項１に記載の書き込みアシスト回路。
【請求項３】
前記選択回路は、前記第２配線の選択数が多いほど、大きな前記負電位量の前記電位を出力する、請求項１に記載の書き込みアシスト回路。
【請求項４】
前記選択回路は、選択した前記第２配線を、前記ＳＲＡＭの書き込みドライバ回路の低電位側の電源端子に電気的に接続する、請求項１に記載の書き込みアシスト回路。
【請求項５】
前記選択信号に基づいて、前記複数の第２配線のうち、非選択状態となる第２配線を接地電位に短絡する短絡回路を、さらに有する、請求項１に記載の書き込みアシスト回路。
【請求項６】
前記第１の数は、０以上の整数である、請求項１に記載の書き込みアシスト回路。
【請求項７】
前記負電位量は、前記選択信号により、前記第１の数を０から１つずつ増加させていくことで調整される、請求項１に記載の書き込みアシスト回路。
【請求項８】
第１ビット線と第２ビット線に接続されたメモリセルを含むメモリセルアレイと、
前記メモリセルに対する書き込み時に、前記第１ビット線と前記第２ビット線に互いに異なる電位を印加する書き込みドライバ回路と、
前記書き込みドライバ回路に接続する書き込みアシスト回路と、
を有し、
前記書き込みアシスト回路は、
第１配線と、
前記第１配線により負電位方向のノイズを受ける複数の第２配線と、
入力される選択信号に基づいて、前記複数の第２配線から、第１の数の第２配線を選択し、前記ノイズにより前記第１の数の第２配線に印加された負電位に基づく負電位量の電位を、前記書き込みドライバ回路に対して出力する選択回路と、
を有するＳＲＡＭ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、書き込みアシスト回路及びＳＲＡＭに関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
半導体テクノロジの微細化に伴う製造ばらつきの増大により、トランジスタの特性、配線の抵抗や容量のばらつきが増大している。また、近年、ＡＩ（Artificial Intelligence）やビッグデータの産業利用が進展している。ＡＩやビッグデータの大量のデータを処理するコンピューティングパワーを確保するため、プロセッサなどの半導体集積回路の動作電圧の低電圧化が進んでいる。
【０００３】
ＳＲＡＭ（Static Random Access Memory）はプロセッサのキャッシュメモリなどに用いられることがある。製造ばらつきの増大や動作電圧の低電圧化が進むと、ＳＲＡＭのメモリセルへの書き込み性能が低下する可能性がある。書き込み性能の低下を抑制するため、メモリセルへの書き込み動作マージンを拡大する書き込みアシスト回路が用いられることがある（たとえば、特許文献１，２参照）。
【０００４】
書き込みアシスト回路のアシスト方式として、ビット線の電位を負電位まで下げることでメモリセルへの書き込みを補助する、ネガティブビットライン（ＮＢＬ：Negative Bit Line）方式がある。たとえば、容量素子によりアシスト量を調整可能とするＮＢＬ方式の書き込みアシスト回路や、面積の増大を防ぐために容量素子ではなく、寄生容量である配線間容量を利用したＮＢＬ方式の書き込みアシスト回路がある。
【先行技術文献】
【特許文献】
【０００５】
特開２０２１－１４０８４８号公報
国際公開第２０１４／１４９０９３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の配線間容量を利用したＮＢＬ方式の書き込みアシスト回路は、アシスト量が固定値である。そのため、ＳＲＡＭの製造後に、製造ばらつきが想定の大きさではなかったときや、仕様変更が生じても、アシスト量を適切な量に調整することができない。
【０００７】
１つの側面では、書き込みアシスト回路によるアシスト量を、ＳＲＡＭの製造後の出来に合わせて適切に調整可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
１つの実施態様では、ＳＲＡＭの書き込みアシスト回路において、第１配線と、前記第１配線により負電位方向のノイズを受ける複数の第２配線と、入力される選択信号に基づいて、前記複数の第２配線から、第１の数の第２配線を選択し、前記ノイズにより前記第１の数の第２配線に印加された負電位に基づく負電位量の電位を出力する選択回路と、を有する書き込みアシスト回路が提供される。
【０００９】
また、１つの実施態様では、第１ビット線と第２ビット線に接続されたメモリセルを含むメモリセルアレイと、前記メモリセルに対する書き込み時に、前記第１ビット線と前記第２ビット線に互いに異なる電位を印加する書き込みドライバ回路と、前記書き込みドライバ回路に接続する書き込みアシスト回路と、を有し、前記書き込みアシスト回路は、第１配線と、前記第１配線により負電位方向のノイズを受ける複数の第２配線と、入力される選択信号に基づいて、前記複数の第２配線から、第１の数の第２配線を選択し、前記ノイズにより前記第１の数の第２配線に印加された負電位に基づく負電位量の電位を、前記書き込みドライバ回路に対して出力する選択回路と、を有するＳＲＡＭが提供される。
【発明の効果】
【００１０】
１つの側面では、書き込みアシスト回路によるアシスト量を、ＳＲＡＭの製造後の出来に合わせて適切に調整できる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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