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公開番号2025156909
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2024059658
出願日2024-04-02
発明の名称メモリ管理装置及びメモリ管理方法
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 12/0895 20160101AFI20251007BHJP(計算;計数)
要約【課題】ドライバなどにおける散発的なメモリアクセスのTLBヒット率が低下するのを防ぐメモリ管理装置を提供する。
【解決手段】情報処理装置1は、メモリアクセスにおいて仮想アドレスと物理アドレスとの間の変換を行うメモリ管理装置10を備える。メモリ管理装置が備える制御部103は、Translation Lookaside Buffer(TLB)101の登録の際に、変換しようとする仮想アドレスの範囲の長さを、タグ102のエントリに登録し、TLB101のエントリに空きがなくなった場合に、長さが最大のエントリをタグ102及びTLB101から追い出す。
【選択図】図4
特許請求の範囲【請求項１】
メモリアクセスにおいて仮想アドレスと物理アドレスとの間の変換を行うメモリ管理装置であって、
Translation Lookaside Buffer（ＴＬＢ）の登録の際に、前記変換しようとする前記仮想アドレスの範囲の長さを、タグのエントリに登録し、
前記ＴＬＢのエントリに空きがなくなった場合に、前記長さが最大のエントリを前記タグ及び前記ＴＬＢから追い出す、
制御部を備える、メモリ管理装置。
続きを表示（約 660 文字）【請求項２】
前記制御部は、
前記ＴＬＢの登録の際に、前記仮想アドレスの最後の使用時刻を、前記タグのエントリに更に登録し、
前記ＴＬＢのエントリに空きがなくなり、且つ、前記長さが最大のエントリが複数ある場合に、前記長さが最大の複数のエントリのうち前記使用時刻が最も古いエントリを前記タグ及び前記ＴＬＢから追い出す、
請求項１に記載のメモリ管理装置。
【請求項３】
メモリアクセスにおいて仮想アドレスと物理アドレスとの間の変換を行うメモリ管理装置であって、
Translation Lookaside Buffer（ＴＬＢ）の登録の際に、同一の仮想アドレス単位に対して発行された前記変換の要求数を、タグのエントリに登録し、
前記ＴＬＢのエントリに空きがなくなった場合に、前記要求数が最大のエントリを前記タグ及び前記ＴＬＢから追い出す、
制御部を備える、メモリ管理装置。
【請求項４】
メモリアクセスにおいて仮想アドレスと物理アドレスとの間の変換を行うメモリ管理装置を用いたメモリ管理方法であって、
Translation Lookaside Buffer（ＴＬＢ）の登録の際に、前記変換しようとする前記仮想アドレスの範囲の長さを、タグのエントリに登録し、
前記ＴＬＢのエントリに空きがなくなった場合に、前記長さが最大のエントリを前記タグ及び前記ＴＬＢから追い出す、
処理を前記メモリ管理装置が実行する、メモリ管理方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ管理装置及びメモリ管理方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
一般的にOperating System（ＯＳ）上で動作する各プロセスなどは独立した仮想アドレス空間を持っており、プロセスは仮想アドレスでメインメモリにアクセスする。プロセッサなどに内蔵されているMemory Management Unit（ＭＭＵ）はこれらの仮想アドレスをメインメモリ上の物理アドレスに変換し、メモリアクセスを行う。この変換を高速に行うため、ＭＭＵは仮想アドレスと物理アドレスとの対応を記した変換テーブルを内部に持つ。この変換テーブルはTranslation Lookaside Buffer（ＴＬＢ）と呼ばれる。
【０００３】
ＭＭＵがＴＬＢからエントリを追い出す際の方式としては、Least Recently Used（ＬＲＵ）方式が知られている。ＬＲＵはＴＬＢを参照した時刻が一番古いエントリを追い出す方式である。
【先行技術文献】
【特許文献】
【０００４】
特表２０１９－５２７９００号公報
特開２００５－１０８２６２号公報
【非特許文献】
【０００５】
Nadav Amit他「IOMMU: Strategies for Mitigating the IOTLB Bottleneck」ISCA 2010 International Workshops: Computer Architecture pp 256-274、２０１０年６月１９日－２３日
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＬＲＵを用いたＴＬＢのエントリ追い出しでは、ドライバなどにおける散発的なメモリアクセスが発生した場合にＴＬＢのヒット率が低下するおそれがある。
【０００７】
１つの側面では、ドライバなどにおける散発的なメモリアクセスのＴＬＢヒット率が低下するのを防ぐことを目的とする。
【課題を解決するための手段】
【０００８】
１つの側面では、メモリ管理装置は、メモリアクセスにおいて仮想アドレスと物理アドレスとの間の変換を行うメモリ管理装置であって、Translation Lookaside Buffer（ＴＬＢ）の登録の際に、前記変換しようとする前記仮想アドレスの範囲の長さを、タグのエントリに登録し、前記ＴＬＢのエントリに空きがなくなった場合に、前記長さが最大のエントリを前記タグ及び前記ＴＬＢから追い出す、制御部を備える。
【発明の効果】
【０００９】
１つの側面では、ドライバなどにおける散発的なメモリアクセスのＴＬＢヒット率が低下するのを防ぐことができる。
【図面の簡単な説明】
【００１０】
関連例における仮想アドレス空間と物理アドレス空間との対応を説明する図である。
関連例におけるＴＬＢの構成及びアドレス変換処理を説明する図である。
関連例におけるＴＬＢのエントリ追い出し処理を説明する図である。
実施形態におけるＭＭＵのソフトウェア構成例を模式的に説明するブロック図である。
図４に示したタグの構成を例示する図である。
実施形態におけるＴＬＢのエントリ追い出し処理を説明する図である。
実施形態におけるメモリ管理処理を説明するフローチャートである。
第１変形例におけるタグの構成を例示する図である。
第１変形例におけるメモリ管理処理を説明するフローチャートである。
第２変形例におけるタグの構成を例示する図である。
第２変形例におけるメモリ管理処理を説明するフローチャートである。
実施形態における情報処理装置のハードウェア構成例を模式的に示すブロック図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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