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公開番号2025141401
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041312
出願日2024-03-15
発明の名称行列演算回路
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 17/16 20060101AFI20250919BHJP(計算;計数)
要約【課題】複数精度の演算に対応可能な演算回路の回路面積を削減する。
【解決手段】複数の第1演算器3と複数の第1演算器3のそれぞれに接続される補助演算器4とを有する第2演算器2が格子状に複数、配置され、複数の第2演算器2のそれぞれにおいて、複数の第1演算器3のそれぞれは、行列積の乗数を分割して生成される部分行列と、被乗数を分割して生成される部分行列との乗算を行なって部分行列積を算出し、補助演算器4は、複数の第1演算器3のそれぞれによって算出された部分行列積の桁合わせと加算を行なう。
【選択図】図1
特許請求の範囲【請求項１】
行列積の演算を行なう行列演算回路であって、
複数の第１演算器と、前記複数の第１演算器のそれぞれに接続される補助演算器と、を有する第２演算器が格子状に複数、配置され、
複数の前記第２演算器のそれぞれにおいて、
前記複数の第１演算器のそれぞれは、行列積の乗数を分割して生成される部分行列と被乗数を分割して生成される部分行列との乗算を行なって部分行列積を算出し、
前記補助演算器は、前記複数の第１演算器のそれぞれによって算出された前記部分行列積の桁合わせと加算を行なう
ことを特徴とする行列演算回路。
続きを表示（約 820 文字）【請求項２】
前記行列演算回路は、第１の精度のデータを処理する第１の計算モードと、前記第１の精度よりも高い第２の精度のデータを処理する第２の計算モードとの２つの計算モードを切り替えて動作可能であり、
前記第１の計算モードにおいては、前記行列演算回路に備えられた全ての前記複数の第１演算器のそれぞれによって算出された前記部分行列積の加算を行ない、
前記第２の計算モードにおいては、前記複数の第２演算器の前記補助演算器のそれぞれの計算結果の加算を行なう
ことを特徴とする請求項１に記載の行列演算回路。
【請求項３】
前記複数の第１演算器のそれぞれが、ＦＰ（Floating Point）３２のデータを演算対象とする回路であり、
前記複数の第２演算器のそれぞれが、ＦＰ６４のデータを演算対象とする回路である
ことを特徴とする請求項１に記載の行列演算回路。
【請求項４】
前記複数の第１演算器のそれぞれが、ＦＰ１６のデータを演算対象とする回路であり、
前記複数の第２演算器のそれぞれが、ＦＰ３２のデータを演算対象とする回路である
ことを特徴とする請求項１に記載の行列演算回路。
【請求項５】
前記複数の第１演算器のそれぞれが、８ビット浮動小数点データを演算対象とする回路であり、
前記複数の第２演算器のそれぞれが、ＦＰ３２のデータを演算対象とする回路である
ことを特徴とする請求項１に記載の行列演算回路。
【請求項６】
前記複数の第１演算器のそれぞれがＷａｌｌａｃｅ木を用いて形成された部分積加算回路である
ことを特徴とする請求項１に記載の行列演算回路。
【請求項７】
前記複数の第１演算器が格子状に配置された
ことを特徴とする請求項１～６のいずれか１項に記載の行列演算回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、行列演算回路に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
近年のＨＰＣ（High Performance Computing）において実行されるアプリケーション（ＨＰＣアプリ）やＭＬ（Machine Learning）を実現するアプリケーション（ＭＬアプリ）では、浮動小数点演算が多用されている。
【０００３】
また、これらのＨＰＣアプリやＭＬアプリにおいては行列積演算を用いるものが多いが、浮動小数点のデータを演算対象とする行列積演算は計算時間が長くなるため、アクセラレータによる高速化が望まれている。なお、浮動小数点演算を実現する一般的な乗算回路では、仮数部（mantissa又はsignificand）の整数乗算器による処理に最も演算時間がかかる。
【０００４】
さらに、浮動小数点演算では、アプリケーションによって、ＦＰ（Floating Point）６４，ＦＰ３２，ＦＰ１６などの複数精度（ビット幅）の数値が使い分けられている。ＦＰ３２乗算は２４×２４ビット整数乗算を必要とし、ＦＰ６４乗算は５３×５３ビット整数乗算を必要とする。
【先行技術文献】
【特許文献】
【０００５】
特開２０２１－３３８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数精度の浮動小数点演算に対応するために、アクセラレータにそれぞれの精度に対応する演算回路を複数実装すると回路面積が増大する。また、使われない精度用に設けられた演算回路は動作しないため、演算器の使用率も低下する。
【０００７】
１つの側面では、本発明は、複数精度の演算に対応可能な演算回路の回路面積を削減することを目的とする。
【課題を解決するための手段】
【０００８】
このため、この行列演算回路は、行列積の演算を行なう行列演算回路であって、複数の第１演算器と、前記複数の第１演算器のそれぞれに接続される補助演算器と、を有する第２演算器が格子状に複数、配置される。そして、複数の前記第２演算器のそれぞれにおいて、前記複数の第１演算器のそれぞれは、行列積の乗数を分割して生成される部分行列と被乗数を分割して生成される部分行列との乗算を行なって部分行列積を算出し、前記補助演算器は、前記複数の第１演算器のそれぞれによって算出された前記部分行列積の桁合わせと加算を行なう。
【発明の効果】
【０００９】
一実施形態によれば、複数精度の演算に対応可能な演算回路の回路面積を削減することができる。
【図面の簡単な説明】
【００１０】
一実施形態に係る演算回路の構成を模式的に示す図である。
Ｗａｌｌａｃｅ木を説明するための図である。
Ｗａｌｌａｃｅ木の構成を示す図である。
Ｗａｌｌａｃｅ木の構成を示す図である。
Ｗａｌｌａｃｅ木の構成を示す図である。
４つの２４×２４ビット整数乗算器用Ｗａｌｌａｃｅ木を含む５３×５３ビット整数乗算器用Ｗａｌｌａｃｅ木を例示する図である。
図６に例示したＷａｌｌａｃｅ木のレイアウト図である。
図６および図７に例示した５３×５３ビット整数乗算器用Ｗａｌｌａｃｅ木を構成する４つの低精度乗算器および補助演算器の各Ｗａｌｌａｃｅ木の構成を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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