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公開番号2025162329
公報種別公開特許公報(A)
公開日2025-10-27
出願番号2024065554
出願日2024-04-15
発明の名称演算処理装置及び情報処理装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 13/40 20060101AFI20251020BHJP(計算;計数)
要約【課題】コアと入出力部とを備える複数のチップレットを備える演算処理装置のパッケージの面積増大を抑制する。
【解決手段】演算処理装置1は、各々がコア4と入出力部5とを備える複数のチップレット2と、各々の2入出力側が入出力部5と接続される複数の1対2光分岐部31と、複数の1対2光分岐部31の1入出力側と接続され、複数の1入出力側のうちのいずれかの1入出力側から入力された光信号を、複数の1入出力側のうちの他の1以上の1入出力側に出力するn(nは3以上の整数)差路光分岐部30と、を備える。入出力部5は、複数のチップレット2の間で互いに異なる波長の光信号を2入出力側の一方に送信し、出力する光信号の波長とは異なる波長の光信号を2入出力側の他方から受信する。
【選択図】図3
特許請求の範囲【請求項１】
各々がコアと入出力部とを備える複数のチップレットと、
各々の２入出力側が前記入出力部と接続される複数の１対２光分岐部と、
前記複数の１対２光分岐部の１入出力側と接続され、複数の前記１入出力側のうちのいずれかの１入出力側から入力された光信号を、前記複数の１入出力側のうちの他の１以上の１入出力側に出力するｎ（ｎは３以上の整数）差路光分岐部と、を備え、
前記入出力部は、前記複数のチップレットの間で互いに異なる波長の光信号を前記２入出力側の一方に送信し、出力する前記光信号の波長とは異なる波長の光信号を前記２入出力側の他方から受信する、
演算処理装置。
続きを表示（約 940 文字）【請求項２】
前記入出力部は、送信対象のデータを含む送信データを用いて、光源から出力される信号光を変調することで得られる前記光信号を前記２入出力側の一方に送信する送信部を備える、
請求項１に記載の演算処理装置。
【請求項３】
前記入出力部は、
前記２入出力側の他方から入力される光信号のうち、所定の波長の光信号を通過させる波長フィルタと、
前記波長フィルタを通過した前記所定の波長の光信号を復調することで、前記送信データを受信する受信部と、のセットを複数備える、
請求項２に記載の演算処理装置。
【請求項４】
前記送信データは、前記データの宛先を更に含み、
前記入出力部は、
復調された前記送信データに含まれる前記宛先に基づき、復調された前記送信データに含まれる前記データを破棄するか否かを判定する判定部を備える、
請求項３に記載の演算処理装置。
【請求項５】
前記入出力部は、
前記送信される光信号の波長と、前記波長フィルタの前記所定の波長とを設定する設定部を備える、
請求項３又は請求項４に記載の演算処理装置。
【請求項６】
前記複数の１対２光分岐部の各々は、前記２入出力側が接続される前記入出力部を備える前記チップレット内に実装される、
請求項１～請求項４のいずれか１項に記載の演算処理装置。
【請求項７】
各々がコアと入出力部とを備える複数のチップレットと、
各々の２入出力側が前記入出力部と接続される複数の１対２光分岐部と、
前記複数の１対２光分岐部の１入出力側と接続され、複数の前記１入出力側のうちのいずれかの１入出力側から入力された光信号を、前記複数の１入出力側のうちの他の１以上の１入出力側に出力するｎ（ｎは３以上の整数）差路光分岐部と、を備える演算処理装置を備え、
前記入出力部は、前記複数のチップレットの間で互いに異なる波長の光信号を前記２入出力側の一方に送信し、出力する前記光信号の波長とは異なる波長の光信号を前記２入出力側の他方から受信する、
情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、演算処理装置及び情報処理装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等のプロセッサ開発において、コスト又は歩留まりを改善するための手法の１つとして、チップレット化と呼ばれる実装手法が知られている。チップレット化とは、１つのチップに集積されていた大規模な回路を複数の小さなチップ（以下、「チップレット」と表記する場合がある）に分割し、基板上に複数のチップレットを搭載させて１つのパッケージを形成する手法である。１つのチップレットには、例えば、プロセッサのコアを含むコアダイと、コア間の入出力（ＩＯ：Input / Output）部を含むＩＯダイとが実装されることがある。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１６４１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップレット化の手法では、チップレット（例えばＩＯダイ）間が基板に設けられる電気配線により接続され、電気信号によりチップレット間の通信が行なわれる。このため、パッケージに実装されるチップレット数が増加するほど、複数のチップレットの配置の関係で、チップレット間の電気配線の距離（通信距離）が長距離化する場合がある。この場合、電気配線の長距離化による通信遅延の発生，減衰する信号強度を増幅するための機構の実装による消費電力の増大，電磁気的な干渉による高密度化又は広帯域化の阻害等により、パッケージに実装可能なチップレット数が制限される可能性がある。
【０００５】
このような制限を軽減又は解消するために、チップレット間を、電気配線よりも長距離化の影響が小さい光導波路の配線により接続（全接続）することが考えられる。例えば、ＩＯダイの送信部と他のＩＯダイの受信部とが１本の光導波路により１対１で接続され、当該ＩＯダイの受信部と当該他のＩＯダイの送信部とが１本の光導波路により１対１で接続される。すなわち、相互に通信する２つのチップレット間は、それぞれが一方向に光信号を伝送する２本の光導波路により接続される。この場合、パッケージには、相互に通信するチップレットの組み合わせの数×２本分の光導波路が実装される。
【０００６】
しかしながら、チップレット間を１対１の光導波路の配線で全接続する場合、チップレット数が増加するほど光導波路の配線数が増加するため、配線面積が増大する。また、通信先となるコアダイ（チップレット）の数に応じた数の送信部及び受信部のペアが、ＩＯダイに実装されるため、チップレット自体の面積が増大する。これらにより、パッケージ全体の面積が増加するため、製造コストの増加が懸念される。
【０００７】
このように、チップレット化されたプロセッサパッケージにおいてチップレット数の制限緩和を図る場合、プロセッサパッケージの面積増大の抑制が困難になる場合がある。
【０００８】
１つの側面では、本発明は、コアと入出力部とを備える複数のチップレットを備える演算処理装置のパッケージの面積増大を抑制することを目的の１つとする。
【課題を解決するための手段】
【０００９】
１つの態様では、演算処理装置は、各々がコアと入出力部とを備える複数のチップレットと、各々の２入出力側が前記入出力部と接続される複数の１対２光分岐部と、ｎ（ｎは３以上の整数）差路光分岐部とを備えてよい。前記ｎ差路光分岐部は、前記複数の１対２光分岐部の１入出力側と接続され、複数の前記１入出力側のうちのいずれかの１入出力側から入力された光信号を、前記複数の１入出力側のうちの他の１以上の１入出力側に出力してよい。前記入出力部は、前記複数のチップレットの間で互いに異なる波長の光信号を前記２入出力側の一方に送信し、出力する前記光信号の波長とは異なる波長の光信号を前記２入出力側の他方から受信してよい。
【発明の効果】
【００１０】
１つの側面では、コアと入出力部とを備える複数のチップレットを備える演算処理装置のパッケージの面積増大を抑制することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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