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公開番号2025151269
公報種別公開特許公報(A)
公開日2025-10-09
出願番号2024052602
出願日2024-03-28
発明の名称キャッシュ装置およびキャッシュ装置の制御方法
出願人富士通株式会社
代理人個人,個人
主分類G06F 12/0853 20160101AFI20251002BHJP(計算;計数)
要約【課題】キャッシュ装置において、アクセス効率を向上しつつ、実装面積の増大を抑制する。
【解決手段】キャッシュ装置は、並列に使用可能なポートの数が互いに異なり、演算実行部による命令の実行に使用されるデータをそれぞれ保持可能な複数のキャッシュと、前記複数のキャッシュに対するデータの入出力を制御するコントロールユニットと、を有し、前記コントロールユニットは、前記演算実行部からのアクセス要求がキャッシュミスした場合、識別情報保持部に保持された識別情報に基づいて、メモリから転送されるデータを前記複数のキャッシュのいずれに格納するかを決定し、決定した前記キャッシュにデータを格納する制御を実施する。
【選択図】図1
特許請求の範囲【請求項１】
並列に使用可能なポートの数が互いに異なり、演算実行部による命令の実行に使用されるデータをそれぞれ保持可能な複数のキャッシュと、
前記複数のキャッシュに対するデータの入出力を制御するコントロールユニットと、を有し、
前記コントロールユニットは、前記演算実行部からのアクセス要求がキャッシュミスした場合、識別情報保持部に保持された識別情報に基づいて、メモリから転送されるデータを前記複数のキャッシュのいずれに格納するかを決定し、決定した前記キャッシュにデータを格納する制御を実施する
キャッシュ装置。
続きを表示（約 1,500 文字）【請求項２】
前記識別情報は、前記演算実行部による前記命令の実行に使用されるデータを保持している前記メモリのアドレスに対応して、データを前記複数のキャッシュのいずれに格納するかを示す情報を含む
請求項１に記載のキャッシュ装置。
【請求項３】
前記識別情報は、前記演算実行部による前記命令の実行に使用されるデータを保持している前記メモリのアドレスを含むアドレス範囲に対応して、データを前記複数のキャッシュのいずれに格納するかを示す情報を含む
請求項１に記載のキャッシュ装置。
【請求項４】
前記識別情報は、前記演算実行部により実行可能な前記命令をコンパイルするコンパイラにより前記命令を解析することで命令コードとともに生成され、前記演算実行部による前記命令の実行の開始前に前記識別情報保持部に転送される情報である
請求項１に記載のキャッシュ装置。
【請求項５】
並列に使用可能なポートの数が互いに異なり、演算実行部による命令の実行に使用されるデータをそれぞれ保持可能な複数のキャッシュと、
前記複数のキャッシュに対するデータの入出力を制御するコントロールユニットと、を有し、
前記コントロールユニットは、前記演算実行部からのアクセス要求がキャッシュミスした場合、前記演算実行部から受ける識別情報に基づいて、メモリからのデータを前記複数のキャッシュのいずれに格納するかを決定し、決定した前記キャッシュにデータを格納する制御を実施する
キャッシュ装置。
【請求項６】
前記識別情報は、前記演算実行部が実行する命令コードに付加されている
請求項５に記載のキャッシュ装置。
【請求項７】
前記識別情報は、前記演算実行部により実行可能な命令をコンパイルするコンパイラにより前記命令を解析することで生成され、前記コンパイラが生成した前記命令コードに付加される情報である
請求項６に記載のキャッシュ装置。
【請求項８】
前記複数のキャッシュは、第１キャッシュおよび第２キャッシュであり、
前記第１キャッシュは、並列に使用可能な１つのリードポートおよび１つのライトポート、または、排他的に使用可能な１つのリードポートおよび１つのライトポートを有し、
前記第２キャッシュは、並列に使用可能な２つの前記リードポートと１つのライトポートとを有する
請求項１ないし請求項７のいずれか１項に記載のキャッシュ装置。
【請求項９】
前記複数のキャッシュは、第１キャッシュおよび第２キャッシュであり、
前記第１キャッシュは、排他的に使用可能な１つのリードポートおよび１つのライトポートを有し、
前記第２キャッシュは、並列に使用可能な１つのリードポートおよび１つのライトポートを有する
請求項１ないし請求項７のいずれか１項に記載のキャッシュ装置。
【請求項１０】
並列に使用可能なポートの数が互いに異なり、演算実行部による命令の実行に使用されるデータをそれぞれ保持可能な複数のキャッシュを有するキャッシュ装置の制御方法であって、
前記キャッシュ装置が有するコントロールユニットが
前記複数のキャッシュに対するデータの入出力を制御し、
前記演算実行部からのアクセス要求がキャッシュミスした場合、識別情報保持部に保持された識別情報に基づいて、メモリから転送されるデータを前記複数のキャッシュのいずれに格納するかを決定し、決定した前記キャッシュにデータを格納する制御を実施する
キャッシュ装置の制御方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、キャッシュ装置およびキャッシュ装置の制御方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等のプロセッサは、メインメモリに記憶されたデータの一部を保持するキャッシュを有する。キャッシュは、プロセッサのコアから発行されたメモリアクセス要求の対象データを保持している場合（キャッシュヒット）、メインメモリにメモリアクセス要求を発行することなく、キャッシュに保持しているデータをコアに出力する。これにより、データのアクセス効率が向上し、プロセッサの処理性能が向上する。
【０００３】
プロセッサにより実行されるプログラムは、コンパイラによってプロセッサが実行可能なコードに変換される。この種のコンパイラは、例えば、プログラムに含まれるタスクで使用するデータの境界がメモリの管理単位と整合しない場合、キャッシュではなくノンキャッシャブル領域に転送されるデータを演算するコードを生成する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－１２８８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、キャッシュは、データを入出力するポートの数が多いほどデータの並列数が増え、アクセス効率が向上する。これにより、例えば、コアがマルチスレッドで命令を実行する場合の実行効率が向上する。一方、ポート数が多いほどキャッシュ内の制御回路および信号線数が増大するため、キャッシュの実装面積およびコストが増大する。このため、アクセス効率を向上しつつ、実装面積の増大を抑制可能なキャッシュが望まれている。
【０００６】
１つの側面では、本発明は、キャッシュ装置において、アクセス効率を向上しつつ、実装面積の増大を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によれば、キャッシュ装置は、並列に使用可能なポートの数が互いに異なり、演算実行部による命令の実行に使用されるデータをそれぞれ保持可能な複数のキャッシュと、前記複数のキャッシュに対するデータの入出力を制御するコントロールユニットと、を有し、前記コントロールユニットは、前記演算実行部からのアクセス要求がキャッシュミスした場合、識別情報保持部に保持された識別情報に基づいて、メモリから転送されるデータを前記複数のキャッシュのいずれに格納するかを決定し、決定した前記キャッシュにデータを格納する制御を実施する。
【発明の効果】
【０００８】
キャッシュ装置において、アクセス効率を向上しつつ、実装面積の増大を抑制することができる。
【図面の簡単な説明】
【０００９】
一実施形態におけるキャッシュ装置を含む計算機の一例を示すブロック図である。
図１のコンパイラによる命令の解析とコントロールユニットによるデータの割り当ての概要を示す図である。
図１の演算実行部により図２のプログラムを実行する場合の実行サイクルの例を示す図である。
図１のコントロールユニットおよびキャッシュの動作の一例を示すフロー図である。
図１のコントロールユニットおよびキャッシュの動作の別の例を示すフロー図である。
別の実施形態におけるキャッシュ装置を含む計算機の一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態が説明される。
（【００１１】以降は省略されています）

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