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公開番号2025162938
公報種別公開特許公報(A)
公開日2025-10-28
出願番号2024092451
出願日2024-06-06
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 11/16 20060101AFI20251021BHJP(情報記憶)
要約【課題】小型化を図ることが可能な、メモリアレイを備えた半導体装置を提供する。
【解決手段】半導体装置は、メモリアレイ10を備える。メモリアレイ10は、平面視で見たとき、中央部分に配置されたメモリセル領域MCAと外周部分に配置されたダミーセル領域DCA_U、DCA_Lとを備える。ダミーセル領域DCA_Lには、ワード線DWL2_SLFIXRF<L_0>に接続されたダミーセルD2_SSが配置され、ダミーセルD2_SSは、ワード線DWL2_SLFIXRF<L_0>にゲート端子が接続され、接地電圧Vssがドレイン端子に供給されたトランジスタNM2を備える。メモリセルNの読み出し動作の際に、ソース線CSL<0>～CSL<n>に接地電圧Vssが供給されるように、トランジスタNM2は導通状態にされる。
【選択図】図5
特許請求の範囲【請求項１】
第１方向に延在する一対の第１辺と、前記第１辺と交差する第２方向に延在する一対の第２辺とを備え、前記第１辺と平行な複数の行と前記第２辺と平行な複数の列とを備えたメモリアレイを備える半導体装置であって、
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続され、所定の電圧がドレイン端子に供給される第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
複数の前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第１ダミーセルの第２トランジスタを導通状態にする選択信号を供給する制御回路と、
を備える、
半導体装置。
続きを表示（約 2,400 文字）【請求項２】
請求項１に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第１ダミーセルが配置された行を、さらに備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第３ワード線に接続された複数の第１ダミーセルの第２トランジスタを非導通状態にする、
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線が接続された複数の第２ダミーセルが配置された行を備え、
前記第２ダミーセルは、第３トランジスタと前記第３トランジスタのドレイン端子に接続された第２記憶素子とを備え、前記第３トランジスタのゲート端子は、前記第４ワード線に接続され、ソース端子は、前記ソース線に接続され、ドレイン端子は、前記第２記憶素子を介して、前記ビット線に接続され、
前記第２記憶素子のデータは、予め設定され、前記制御回路は、前記第２記憶素子のデータを読み出す際に、前記第４ワード線によって、前記第３トランジスタを導通状態にする、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１記憶素子および前記第２記憶素子は、磁気トンネル接合の固定層、トンネル層および自由層を積層した３層構造の素子である、
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体装置は、前記メモリセル領域内の複数の前記ビット線に接続され、カラムアドレス信号に従ったビット線を選択するカラムデコーダを備え、
前記ロウデコーダ、前記カラムデコーダおよび前記制御回路は、前記メモリアレイの外側に配置されている、
半導体装置。
【請求項７】
第１方向に延在する一対の第１辺と、前記第１辺と交差する第２方向に延在する一対の第２辺とを備え、前記第１辺と平行な複数の行と前記第２辺と平行な複数の列とを備えたメモリアレイを備える半導体装置であって、
前記メモリアレイは、平面視で見たとき、前記一対の第１辺間に配置されたメモリセル領域と、前記メモリセル領域と前記第１辺との間に配置されたダミーセル領域とを備え、
前記メモリアレイにおいて、前記メモリセル領域に配置されている各行には、第１ワード線と、前記第１ワード線にゲート端子が接続された第１トランジスタと第１記憶素子とを備える複数のメモリセルとが配置され、前記ダミーセル領域に配置されている各行には、第２ワード線と、前記第２ワード線にゲート端子が接続された第２トランジスタを備える複数の第１ダミーセルとが配置され、
前記メモリアレイにおいて、各列には、ソース線とビット線とが配置され、前記メモリセル領域に配置されている各列では、列に配置されたソース線に前記メモリセルの第１トランジスタのソース端子が接続され、列に配置されたビット線に前記メモリセルの第１トランジスタのドレイン端子が、前記第１記憶素子を介して接続され、前記ダミーセル領域に配置されている各列では、列に配置されたソース線に前記第１ダミーセルの第２トランジスタのソース端子が接続され、列に配置されたビット線に前記第１ダミーセルの第２トランジスタのドレイン端子が接続され、
前記複数のメモリセルは、前記メモリセル領域において、前記第1方向に第１ピッチで配置され、かつ前記第２方向に第２ピッチで配置され、前記複数の第１ダミーセルは、前記ダミーセル領域において、前記第1方向に前記第１ピッチで配置され、かつ前記第２方向に前記第２ピッチで配置され、
前記半導体装置は、
前記第１ワード線に接続され、読み出し動作の際に、ロウアドレス信号に従った第１ワード線を選択するロウデコーダと、
前記第２ワード線に接続され、前記第２トランジスタを導通状態にする選択信号を供給することで、前記ソース線と前記ビット線との間の電位差を低減させる制御回路と、
を備える、
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ソース線は、互いに隣接した列間で共用されている、
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線とは異なる第３ワード線に接続された複数の第２ダミーセルが配置された行を、さらに備え、
前記第２ダミーセルは、前記第３ワード線にゲート端子が接続され、ソース端子が前記ソース線に接続され、所定の電圧がドレイン端子に供給される第３トランジスタを備え、
前記第３ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記ソース線に前記所定の電圧が供給されるように、前記第３ワード線に、前記第３トランジスタを導通状態にする選択信号を供給する、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記ダミーセル領域は、前記第２ワード線および前記第３ワード線とは異なる第４ワード線に接続された複数の第２ダミーセルの行を、さらに備え、
前記第４ワード線は、前記制御回路に接続され、前記制御回路は、前記読み出し動作の際に、前記第４ワード線に接続された前記第２ダミーセルの第３トランジスタを非導通状態にする、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば複数の抵抗変化型メモリセルが行列状に配置されたメモリアレイを備えた半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
抵抗変化型メモリセル（以下、単にメモリセルとも称する）は、記憶する情報（データ）に応じて抵抗値が変化する記憶素子を備えたメモリセルを示している。このようなメモリセルによって構成された電気的に書き換え可能な不揮発性記憶装置（以下、不揮発性記憶装置とも称する）として、例えば磁気抵抗メモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下ＭＲＡＭとも称する）がある。
【０００３】
複数のメモリセルが行列状に配置されて、メモリアレイが構成され、不揮発性記憶装置に形成される。メモリセルから、例えばデータを読み出す際には、アドレス信号によってメモリアレイからメモリセルが特定され、特定されたメモリセルからデータの読み出しが行われる。この場合、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキによる特性の変化は、メモリアレイ内の中央部分に配置されているメモリセルの製造バラツキによる特性の変化に比べて、大きくなる。例えば、外周部分に配置されているメモリセルの抵抗値は、製造バラツキによって比較的大きく変化し、正しいデータを読み出すことが困難になる。
【０００４】
正しいデータが読み出されるのを保証するために、メモリアレイ内の外周部分には、アドレス信号によって特定されない（使用者に公開しない）メモリセルが形成されたダミーセル領域を配置することが行われる。例えば非特許文献１には、メモリアレイ内の外周部分に、ダミーセル領域を配置し、ダミーセル領域に配置されているメモリセルを、ワンタイムプログラムメモリ（ＯｎｅＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅＭｅｍｏｒｙ：以下、ＯＴＰとも称する）として用いることが示されている。
【先行技術文献】
【非特許文献】
【０００５】
“Ａ１６ｎｍ３２ＭｂＥｍｍｂｅｄｄｅｄＳＴＴ－ＭＲＡＭｗｉｔｈａ６ｎｓＲｅａｄ－ＡｃｃｅｓｓＴｉｍｅ，ａ１Ｍ－ＣｙｃｌｅＷｉｔｈＥｎｄｕｒａｎｃｅ，２０－ＹｅａｒＲｅｔｅｎｔｉｏｎａｔ１５０°ＣａｎｄＭＴＪ－ＯＴＰＳｏｌｕｔｉｏｎｓｆｏｒＭａｇｎｅｔｉｃＩｍｍｕｎｉｔｙ”，ＩＳＳＣＣ２０２３／ＳＥＳＳＩＯＮ３３／ＮＯＮ－ＶＯＬＡＴＩＬＥＭＥＭＯＲＹＡＮＤＣＯＭＰＵＴＥ－ＩＮ－ＭＥＭＯＲＹ／３３．１，２０２３ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、微細化を進めてメモリセルサイズをシュリンクするほど、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキによる特性の変化が大きくなるため、ダミーセル領域に配置するメモリセルの数を増やすことが必要である。特に、ＭＲＡＭの場合、メモリセルの抵抗値の差（記憶したデータに対応した高抵抗値と低抵抗値との間の差）が小さく、メモリアレイ内の外周部分に配置されているメモリセルの製造バラツキが大きいと読み出しエラーとなる可能性が高いため、さらにダミーセル領域に配置するメモリセルの数を増やすことが必要となる。
【０００７】
非特許文献１に示されているように、ダミーセル領域に配置されているメモリセルを、トリミング情報を格納するＯＴＰとして使用すれば、ダミーセル領域の一部を有効的に利用することが可能である。しかしながら、トリミング情報等は、それほど大きな容量を必要としないため、ダミーセル領域に配置されているメモリセルは、その大部分が未使用となる。また、ＭＲＡＭのような１つの記憶素子と１つの選択トランジスタで構成されるメモリセルは、記憶素子を備えていない選択トランジスタのみのメモリセルも、ダミーセル領域に配置される。記憶素子を備えていないため、このようなメモリセルは、ＯＴＰとして用いることができないため、このようなメモリセルは、未使用のメモリセルとなり、ダミーセル領域に配置されているメモリセルにおいて未使用のものは更に多くなる。
【０００８】
メモリセルサイズのシュリンクを行っても、ダミーセル領域に配置するメモリセルの数を増やすことが必要となるため、ダミーセル領域が増加し、メモリアレイにおけるダミーセル領域の面積比率が、シュリンク前よりも高くなり、実効的なメモリセルのサイズが大きくなる。そこで、本発明者らは、ダミーセル領域を有効活用して、メモリアレイを備える半導体装置の小型化を図ることを考えた。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、一実施の形態に係る半導体装置は、第１方向に延在する一対の第１辺と、第１辺と交差する第２方向に延在する一対の第２辺とを備え、第１辺と平行な複数の行と第２辺と平行な複数の列とを備えたメモリアレイを備えている。
（【００１１】以降は省略されています）

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