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公開番号2025144869
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024044766
出願日2024-03-21
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/10 20060101AFI20250926BHJP(情報記憶)
要約【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、複数のメモリブロックと、制御回路とを備える。制御回路は、第1モードの書込動作において、第1プリチャージ動作、第1プログラム動作を順に実行した後に連続して、第2プログラム動作を実行可能に構成される。第1プリチャージ動作において、第1ワード線に所定電圧を供給する。第1プログラム動作において、第1選択ゲート線に第1電圧、第1ワード線に対して第1プログラム電圧を供給し、第2ワード線に対して第1プログラム電圧よりも小さい書込パス電圧を供給する。第2プログラム動作において、第2選択ゲート線に第1電圧、第1ワード線に対して書込パス電圧よりも大きい第2プログラム電圧を供給し、第2ワード線に対して書込パス電圧を供給する。
【選択図】図12
特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に前記基板と並び、前記第１方向と交差する第２方向に並ぶ複数のメモリブロックと、
前記複数のメモリブロックに接続され、書込動作を実行する制御回路と、
を備え、
前記複数のメモリブロックは、それぞれ、
第１ドレイン側選択トランジスタ及び第２ドレイン側選択トランジスタと、
第１ソース側選択トランジスタ及び第２ソース側選択トランジスタと、
前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタとの間に電気的に直列に接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタと、
前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタとの間に電気的に直列に接続された第３メモリセルトランジスタ及び第４メモリセルトランジスタと、
前記第１ドレイン側選択トランジスタ及び前記第２ドレイン側選択トランジスタにそれぞれ電気的に接続された第１ビット線及び第２ビット線と、
前記第１ドレイン側選択トランジスタのゲート電極に電気的に接続された第１選択ゲート線と、
前記第２ドレイン側選択トランジスタのゲート電極に電気的に接続された第２選択ゲート線と、
前記第１ソース側選択トランジスタ及び前記第２ソース側選択トランジスタのゲート電極に電気的に接続された第３選択ゲート線と、
前記第１ソース側選択トランジスタ及び前記第２ソース側選択トランジスタに電気的に接続されたソース線と、
前記第１メモリセルトランジスタ及び前記第３メモリセルトランジスタのゲート電極に電気的に接続された第１ワード線と、
前記第２メモリセルトランジスタ及び前記第４メモリセルトランジスタのゲート電極に電気的に接続された第２ワード線と、を備え、
前記制御回路は、第１プリチャージ動作及び第１プログラム動作を順に実行した後に連続して、第２プログラム動作を実行する第１モードの書込動作を実行可能に構成され、
前記制御回路は、
前記第１プリチャージ動作において、前記第１ワード線に所定電圧を供給し、
前記第１プログラム動作において、前記第１選択ゲート線に第１電圧を供給し、前記第２選択ゲート線に前記第１電圧よりも小さい第２電圧を供給し、前記第１ワード線に対して第１プログラム電圧を供給し、前記第２ワード線に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給し、
前記第２プログラム動作において、前記第１選択ゲート線に前記第２電圧を供給し、前記第２選択ゲート線に前記第１電圧を供給し、前記第１ワード線に対して前記書込パス電圧よりも大きい第２プログラム電圧を供給し、前記第２ワード線に対して前記書込パス電圧を供給し、
前記第１プログラム電圧の供給後、前記第２プログラム電圧の供給前に、前記第１選択ゲート線の電圧を前記第１電圧から前記第２電圧に切り換え、前記第２選択ゲート線の電圧を前記第２電圧から前記第１電圧に切り換える
半導体記憶装置。
続きを表示（約 2,400 文字）【請求項２】
前記制御回路は、前記第１プログラム動作及び前記第２プログラム動作において、前記第１メモリセルトランジスタ及び前記第３メモリセルトランジスタに２値のデータを保持させる
請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、
前記第１プログラム動作において、前記第１ビット線に第１ビット線電圧を供給し、前記第２ビット線に第２ビット線電圧を供給し、
前記第２プログラム動作において、前記第１ビット線に第３ビット線電圧を供給し、前記第２ビット線に第４ビット線電圧を供給し、
前記第１プログラム電圧の供給後、前記第２プログラム電圧の供給前に、前記第１ビット線の電圧を前記第１ビット線電圧から前記第３ビット線電圧に切り換え、前記第２ビット線の電圧を前記第２ビット線電圧から前記第４ビット線電圧に切り換える
請求項１記載の半導体記憶装置。
【請求項４】
前記第１モードの書込動作は、前記第２プログラム動作の後に実行されるイコライズ動作を更に含み、
前記制御回路は、前記イコライズ動作において、前記第１選択ゲート線、前記第２選択ゲート線、前記第１ワード線、及び、第２ワード線の電圧を、前記第２電圧から、前記第２電圧よりも大きい第１開放電圧に切り換える
請求項３記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記第１プリチャージ動作において、
前記第１選択ゲート線、前記第２選択ゲート線、前記第１ワード線、前記第２ワード線及び前記第３選択ゲート線に、前記第２電圧よりも大きい第３電圧を供給する
請求項１記載の半導体記憶装置。
【請求項６】
前記第１ドレイン側選択トランジスタと前記第１メモリセルトランジスタとの間に設けられた第５メモリセルトランジスタと、
前記第２ドレイン側選択トランジスタと前記第３メモリセルトランジスタとの間に設けられた第６メモリセルトランジスタと、
前記第５メモリセルトランジスタ及び前記第６メモリセルトランジスタのゲート電極に電気的に接続された第３ワード線と、を更に備え、
前記第２メモリセルトランジスタは、前記第１メモリセルトランジスタと前記第１ソース側選択トランジスタとの間に位置し、
前記第４メモリセルトランジスタは、前記第３メモリセルトランジスタと前記第２ソース側選択トランジスタとの間に位置し、
前記制御回路は、前記第１プリチャージ動作において、
前記第１選択ゲート線、前記第２選択ゲート線、前記第１ワード線及び前記第３ワード線に、前記第２電圧よりも大きい第３電圧を供給する
請求項１記載の半導体記憶装置。
【請求項７】
前記第１ドレイン側選択トランジスタと前記第１メモリセルトランジスタとの間に設けられた第５メモリセルトランジスタと、
前記第２ドレイン側選択トランジスタと前記第３メモリセルトランジスタとの間に設けられた第６メモリセルトランジスタと、
前記第５メモリセルトランジスタ及び前記第６メモリセルトランジスタのゲート電極に電気的に接続された第３ワード線と、を更に備え、
前記第２メモリセルトランジスタは、前記第１メモリセルトランジスタと前記第１ソース側選択トランジスタとの間に位置し、
前記第４メモリセルトランジスタは、前記第３メモリセルトランジスタと前記第２ソース側選択トランジスタとの間に位置し、
前記制御回路は、前記第１プリチャージ動作において、
前記第１ワード線、前記第２ワード線及び前記第３選択ゲート線に、前記第２電圧よりも大きい第３電圧を供給する
請求項１記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記第１プリチャージ動作、前記第１プログラム動作を順に実行した後、第２プリチャージ動作及び前記第２プログラム動作を順に実行する第２モードの書込動作を更に実行可能に構成され、
前記制御回路は、
前記第２プリチャージ動作において、前記第１ワード線に所定電圧を供給する
請求項１記載の半導体記憶装置。
【請求項９】
前記第１モードの書込動作は、前記第２プログラム動作より後に実行される第１ベリファイ動作及び第２ベリファイ動作を更に含み、
前記制御回路は、
前記第１ベリファイ動作において、
前記第１選択ゲート線及び前記第３選択ゲート線に対して、前記第１電圧よりも大きい第４電圧を供給し、
前記第２選択ゲート線に対して前記第２電圧を供給し、
前記第１ワード線に対して、前記第４電圧よりも小さい第１ベリファイ電圧を供給し、
前記第２ベリファイ動作において、
第２選択ゲート線及び前記第３選択ゲート線に対して前記第４電圧を供給し、
前記第１選択ゲート線に対して前記第２電圧を供給し、
前記第１ワード線に対して前記第１ベリファイ電圧を供給する
請求項１記載の半導体記憶装置。
【請求項１０】
前記メモリブロックは、
前記第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層に対向する半導体柱と、
前記複数の導電層と、前記半導体柱と、の間に設けられた電荷蓄積膜と
を備え、
前記複数の導電層のうちの一つは、前記第１ワード線として機能し、
前記複数の導電層のうちの他の一つは、前記第２ワード線として機能する
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
基板と、基板と並ぶ複数のメモリブロックと、複数のメモリブロックに電気的に接続された制御回路と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－９５１１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速動作が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に基板と並び、第１方向と交差する第２方向に並ぶ複数のメモリブロックと、複数のメモリブロックに接続され、書込動作を実行する制御回路と、を備える。複数のメモリブロックは、それぞれ、第１ドレイン側選択トランジスタ及び第２ドレイン側選択トランジスタと、第１ソース側選択トランジスタ及び第２ソース側選択トランジスタと、第１ドレイン側選択トランジスタと第１ソース側選択トランジスタとの間に電気的に直列に接続された第１メモリセルトランジスタ及び第２メモリセルトランジスタと、第２ドレイン側選択トランジスタと第２ソース側選択トランジスタとの間に電気的に直列に接続された第３メモリセルトランジスタ及び第４メモリセルトランジスタと、第１ドレイン側選択トランジスタ及び第２ドレイン側選択トランジスタにそれぞれ電気的に接続された第１ビット線及び第２ビット線と、第１ドレイン側選択トランジスタのゲート電極に電気的に接続された第１選択ゲート線と、第２ドレイン側選択トランジスタのゲート電極に電気的に接続された第２選択ゲート線と、第１ソース側選択トランジスタ及び第２ソース側選択トランジスタのゲート電極に電気的に接続された第３選択ゲート線と、第１ソース側選択トランジスタ及び第２ソース側選択トランジスタに電気的に接続されたソース線と、第１メモリセルトランジスタ及び第３メモリセルトランジスタのゲート電極に電気的に接続された第１ワード線と、第２メモリセルトランジスタ及び第４メモリセルトランジスタのゲート電極に電気的に接続された第２ワード線と、を備える。
【０００６】
制御回路は、第１プリチャージ動作及び第１プログラム動作を順に実行した後に連続して、第２プログラム動作を実行する第１モードの書込動作を実行可能に構成される。
【０００７】
制御回路は、第１プリチャージ動作において、第１ワード線に所定電圧を供給し、第１プログラム動作において、第１選択ゲート線に第１電圧を供給し、第２選択ゲート線に第１電圧よりも小さい第２電圧を供給し、第１ワード線に対して第１プログラム電圧を供給し、第２ワード線に対して第１プログラム電圧よりも小さい書込パス電圧を供給する。制御回路は、第２プログラム動作において、第１選択ゲート線に第２電圧を供給し、第２選択ゲート線に第１電圧を供給し、第１ワード線に対して前記書込パス電圧よりも大きい第２プログラム電圧を供給し、第２ワード線に対して書込パス電圧を供給する。また、制御回路は、第１プログラム電圧の供給後、第２プログラム電圧の供給前に、第１選択ゲート線の電圧を第１電圧から第２電圧に切り換え、第２選択ゲート線の電圧を第２電圧から第１電圧に切り換える。
【図面の簡単な説明】
【０００８】
メモリシステム１０の構成を示す模式的なブロック図である。
メモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
図５の一部の構成を示す模式的な拡大図である。
１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
書込動作について説明するためのタイミングチャートである。
プログラム動作について説明するための模式的な断面図である。
書込動作の実行順について説明するための模式的な断面図である。
第１モードの書込動作について説明するためのタイミングチャートである。
第２モードの書込動作について説明するためのタイミングチャートである。
変形例１に係る第１モードの書込動作について説明するためのタイミングチャートである。
変形例１に係る第２モードの書込動作について説明するためのタイミングチャートである。
変形例２に係る第１モードの書込動作について説明するためのタイミングチャートである。
変形例２に係る第２モードの書込動作について説明するためのタイミングチャートである。
変形例３に係る第１モードの書込動作について説明するためのタイミングチャートである。
変形例３に係る第２モードの書込動作について説明するためのタイミングチャートである。
第２実施形態に係る第１モードの書込動作について説明するためのタイミングチャートである。
第３実施形態に係る第１モードの書込動作について説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００９】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。さらに、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
（【００１１】以降は省略されています）

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