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公開番号2025165647
公報種別公開特許公報(A)
公開日2025-11-05
出願番号2024069846
出願日2024-04-23
発明の名称記憶装置
出願人RAMXEED株式会社
代理人個人,個人
主分類G11C 11/22 20060101AFI20251028BHJP(情報記憶)
要約【課題】記憶装置において強誘電体キャパシタの分極状態の劣化を抑制する。
【解決手段】記憶回路100は、第1電源VSSに接続された第1端子S1と、ビット線BLに接続された第2端子D1と、制御端子G1と、を有するトランジスタT1と、一端がトランジスタT1の制御端子に接続され、他端がワード線WLに接続された強誘電体キャパシタF1と、強誘電体キャパシタの一端と他端との間に書き込み電圧を印加することで、強誘電体キャパシタにデータを書き込む書込回路と、ビット線から強誘電体キャパシタに書き込まれたデータを読み出す読出回路24と、を備え、読出回路は、ビット線の電圧又は電流が、第1範囲内のとき書き込まれたデータを第1ビットと判定し、ビット線の電圧又は電流が第2範囲内のとき書き込まれたデータを第2ビットと判定し、書込回路は、ビット線の電圧又は電流が、第3範囲内のとき、強誘電体キャパシタに第1ビットを書き込む。
【選択図】図1
特許請求の範囲【請求項１】
第１電源に接続された第１端子と、ビット線に接続された第２端子と、制御端子と、を有するトランジスタと、
一端が前記トランジスタの制御端子に接続され、他端がワード線に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの一端と他端との間に書き込み電圧を印加することで、前記強誘電体キャパシタにデータを書き込む書込回路と、
前記ビット線から前記強誘電体キャパシタに書き込まれたデータを読み出す読出回路と、
を備え、
前記読出回路は、前記ビット線の電圧または電流が、第１閾値に仕切られた第１範囲及び第２範囲のうち前記第１範囲内のとき前記書き込まれたデータを第１ビットと判定し、前記ビット線の電圧または電流が前記第２範囲内のとき前記書き込まれたデータを第２ビットと判定し、
前記書込回路は、前記ビット線の電圧または電流が、前記第１閾値と前記第１範囲内の第２閾値との間の第３範囲内のとき、前記強誘電体キャパシタに前記第１ビットを書き込む、記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記読出回路は、前記ビット線の電圧または電流が、前記第３範囲内か否かを判定し、
前記書込回路は、前記ビット線の電圧または電流が前記第３範囲内と判定されたときに前記強誘電体キャパシタに前記第１ビットを書き込み、前記ビット線の電圧または電流が前記第３範囲内でないと判定されたときに前記強誘電体キャパシタに前記第１ビット及び前記第２ビットのいずれも書き込まない、請求項１に記載の記憶装置。
【請求項３】
前記トランジスタは、ＮＭＯＳＦＥＴであり、
前記読出回路は前記ビット線の電圧を用いて前記書き込まれたデータを読み出し、
前記第１範囲の電圧は前記第１閾値の電圧より低い、
請求項１または２に記載の記憶装置。
【請求項４】
前記読出回路は、一端が前記ビット線に接続され、他端が第２電源に接続された素子を有し、
前記第２電源の電圧は前記第１電源の電圧より高く、
前記ビット線の電圧は、前記素子と前記ビット線との間のノードにおける電圧である、請求項２に記載の記憶装置。
【請求項５】
前記トランジスタは、ＮＭＯＳＦＥＴであり、
前記読出回路は前記ビット線を流れる電流を用いて前記書き込まれたデータを読み出し、
前記第１範囲の電流は前記第１閾値の電流より大きい、
請求項１または２に記載の記憶装置。
【請求項６】
前記ビット線を流れる電流は、第２電源から前記トランジスタを介して前記第１電源に流れる電流であり、
前記第２電源の電圧は前記第１電源の電圧より高い、請求項５に記載の記憶装置。
【請求項７】
一端に書き込み電圧が供給され、他端にトランジスタの制御端子と前記強誘電体キャパシタの一端との間のノードが接続されたスイッチを備え、
前記書込回路は、前記強誘電体キャパシタにデータを書き込むときに前記スイッチをオンする請求項１または２に記載の記憶装置。
【請求項８】
各々が前記強誘電体キャパシタ及び前記トランジスタを備える複数のメモリセルを備え、
前記読出回路は、前記複数のメモリセルのうち選択されたメモリセルに対し、前記書き込まれたデータが第１ビット及び前記第２ビットのいずれのビットかを判定し、
前記書込回路は、前記選択されたメモリセルに対し、前記ビット線の電圧または電流が、前記第３範囲内のとき、前記強誘電体キャパシタに前記第１ビットを書き込む、請求項１または２に記載の記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
不揮発性記憶装置として、強誘電体キャパシタを用いた強誘電体記憶装置が知られている。トランジスタの制御端子とワード線との間に強誘電体キャパシタを接続するＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）構造のメモリセルが知られている（例えば特許文献１、２）
【先行技術文献】
【特許文献】
【０００３】
特開平８－２５０６０８号公報
特開２００１－３０８２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＦＭＩＳ構造の強誘電体記憶装置は、非破壊読み出しが可能である。しかし、読み出し動作を繰り返すと、強誘電体キャパシタの分極状態が劣化して、読み出し判定ができなくなる可能性がある。
【０００５】
本開示は、強誘電体キャパシタの分極状態の劣化を抑制することが可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の実施形態によれば、記憶装置は、第１電源に接続された第１端子と、ビット線に接続された第２端子と、制御端子と、を有するトランジスタと、一端が前記トランジスタの制御端子に接続され、他端がワード線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの一端と他端との間に書き込み電圧を印加することで、前記強誘電体キャパシタにデータを書き込む書込回路と、前記ビット線から前記強誘電体キャパシタに書き込まれたデータを読み出す読出回路と、を備え、前記読出回路は、前記ビット線の電圧または電流が、第１閾値に仕切られた第１範囲及び第２範囲のうち前記第１範囲内のとき前記書き込まれたデータを第１ビットと判定し、前記ビット線の電圧または電流が前記第２範囲内のとき前記書き込まれたデータを第２ビットと判定し、前記書込回路は、前記ビット線の電圧または電流が、前記第１閾値と前記第１範囲内の第２閾値との間の第３範囲内のとき、前記強誘電体キャパシタに前記第１ビットを書き込む。
【発明の効果】
【０００７】
本開示によれば、強誘電体キャパシタの分極状態の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態に係る記憶装置のブロック図である。
図２（ａ）から図２（ｃ）は、メモリセルからデータを読み出す方法を示す図である。
図３（ａ）及び図３（ｂ）は、電圧ＶＦに対する分極Ｐを示す図である。
図４（ａ）及び図４（ｂ）は、電圧ＶＦに対する分極Ｐを示す図である。
図５は、読み出し回数に対する電圧ＶＯＵＴ及び電流ＩＤを示す図である。
図６は、第１実施形態に係る記憶装置における読み出し動作を示すフローチャートである。
図７は、第１実施形態における読出回路の回路例１を示す回路図である。
図８は、第１実施形態における読出回路の回路例２を示す回路図である。
図９は、第２実施形態に係る記憶装置のブロック図である。
図１０は、第２実施形態におけるメモリセルの拡大回路図である。
図１１は、第２実施形態におけるメモリセルＭＣの平面図である。
図１２は、第２実施形態におけるメモリセルＭＣの平面図である。
図１３は、図１１及び図１２のＡ－Ａ断面図である。
図１４は、図１１及び図１２のＡ－Ａ断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本開示を実施するための形態について詳細に説明する。下記の実施形態は、発明の技術思想を具体化するための例示であり、本開示を記載された構成や数値に限定するものではない。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を適宜省略する場合がある。各図面が示す各部材の大きさ、位置関係等は、発明の理解を容易にするために誇張して描かれている場合がある。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る記憶装置のブロック図である。図１に示すように、第１実施形態に係る記憶回路１００は、メモリセルＭＣ、読出回路２４、書込回路２５及び制御回路２９を備えている。
（【００１１】以降は省略されています）

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