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公開番号2025141555
公報種別公開特許公報(A)
公開日2025-09-29
出願番号2024041553
出願日2024-03-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 11/4091 20060101AFI20250919BHJP(情報記憶)
要約【課題】消費電力を低下可能なメモリを提供する。
【解決手段】メモリは、書込み用の第1データ線および第1制御線と読出し用の第2データ線および第2制御線とを備える。メモリセルは、ゲートが第1制御線に、一端が第1データ線に接続された第1トランジスタ、ゲートが第2制御線に、一端が第2データ線に接続された第2トランジスタ、および、ゲートが第1トランジスタの他端に、一端が第2トランジスタの他端に接続された第3トランジスタを含む。検出回路は第1および第2データ線に接続される。データの書込みまたは読出しの際に、制御部が第2制御線を活性化させて、検出回路が第2データ線の電圧に基づいて第1データを検出した後、制御部が第1制御線を活性化させる。書込みコマンドの受信後、検出回路は、外部からの第2データをラッチしたときに、第2データを第3トランジスタのゲートに伝達する。
【選択図】図1
特許請求の範囲【請求項１】
データの書込みに用いられる第１データ線および第１制御線と、
データの読出しに用いられる第２データ線および第２制御線と、
ゲートが前記第１制御線に接続され一端が前記第１データ線に接続された第１トランジスタ、ゲートが前記第２制御線に接続され一端が前記第２データ線に接続された第２トランジスタ、および、ゲートが前記第１トランジスタの他端に接続され前記第１データ線からのデータを保持し、一端が前記第２トランジスタの他端に接続され前記データに応じた導通状態を有する第３トランジスタを含む複数のメモリセルと、
前記第１および第２データ線に接続され、外部からのデータをラッチしラッチした該データに応じた電圧を前記第１データ線に印加し、あるいは、前記第２データ線の電圧に基づいてデータを検出する検出回路と、
前記第１制御線および前記第２制御線を制御する制御部とを備え、
データの書込みまたは読出しの際に、前記制御部が前記第２制御線を活性化させて、前記検出回路が前記第２データ線の電圧に基づいて第１データを検出した後、前記制御部が前記第１制御線を活性化させ、前記検出回路が前記第１データを前記第３トランジスタのゲートに伝達し、
書込みを指示する書込みコマンドの受信後、前記検出回路は、外部からの第２データをラッチしたときに、前記第２データを前記第３トランジスタの前記ゲートに伝達する、半導体記憶装置。
続きを表示（約 2,200 文字）【請求項２】
前記複数のメモリセルは、複数の行および複数の列に配列され、
複数の前記第１制御線および複数の前記第２制御線が、前記複数の行のそれぞれに対応して設けられ、
複数の前記第１データ線、複数の前記第２データ線および複数の前記検出回路が、前記複数の列のそれぞれに対応して設けられ、
データの書込みまたは読出しの際に、前記制御部が前記複数の行のうち選択された選択行に対応する前記第２制御線を活性化させて、前記複数の列に対応する前記複数の検出回路がそれぞれに対応する前記複数の第２データ線の電圧に基づいて前記第１データを検出した後、前記制御部が前記選択行に対応する前記第１制御線を活性化させ、前記検出回路が前記第１データを前記第３トランジスタのゲートに伝達し、
前記書込みコマンドの受信後、前記複数の列のうち選択された選択列に対応する前記検出回路が、外部からの第２データをラッチしたときに、前記第２データを前記選択行および前記選択列に対応する前記メモリセルの前記第３トランジスタの前記ゲートに伝達する、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部が前記選択行に対応する前記第１制御線を不活性化させた後、前記検出回路が前記第１データ線を所定電圧に設定するプリチャージを実行する、請求項２に記載の半導体記憶装置。
【請求項４】
前記書込みコマンドおよび前記読出しコマンドが発行されず、前記プリチャージを指示するプリチャージコマンドが発行された場合、前記検出回路が前記第１データを前記第３トランジスタのゲートに伝達する、請求項３に記載の半導体記憶装置。
【請求項５】
データの書込みに用いられる第１データ線および第１制御線と、
データの読出しに用いられる第２データ線および第２制御線と、
ゲートが前記第１制御線に接続され一端が前記第１データ線に接続された第１トランジスタ、ゲートが前記第２制御線に接続され一端が前記第２データ線に接続された第２トランジスタ、および、ゲートが前記第１トランジスタの他端に接続され前記第１データ線からのデータを保持し、一端が前記第２トランジスタの他端に接続され前記データに応じた導通状態を有する第３トランジスタを含む複数のメモリセルと、
前記第１および第２データ線に接続され、外部からのデータをラッチしラッチした該データに応じた電圧を前記第１データ線に印加し、あるいは、前記第２データ線の電圧に基づいてデータを検出する検出回路と、
前記第１制御線および前記第２制御線を制御する制御部とを備え、
データの書込みまたは読出しの際に、前記制御部が前記第２制御線を活性化させて、前記検出回路が前記第２データ線の電圧に基づいて第１データを検出し、
前記制御部は、前記第１データの検出後、前記制御部が前記第１制御線を活性化させ、前記検出回路が前記第１データを前記第３トランジスタのゲートに伝達し、書込みを指示する書込みコマンドの受信後、前記検出回路が外部からの第２データをラッチしたときに、前記第２データを前記第３トランジスタの前記ゲートに伝達する、第１モードと、
前記第１データの検出後、前記検出回路が外部へ前記第１データを出力しあるいは外部からの第２データをラッチし、前記制御部が前記第１制御線を活性化させたときに、前記検出回路が前記第１または第２データを前記第３トランジスタのゲートに伝達する、第２モードと、
のいずれかを選択的に実行する、半導体記憶装置。
【請求項６】
前記制御部は、前記第１モードまたは前記第２モードを選択するモード選択信号に基づいて前記第１モードまたは前記第２モードを選択する、請求項５に記載の半導体記憶装置。
【請求項７】
前記第２モードは、
前記検出回路が外部へ前記第１データを出力しあるいは外部からの前記第２データをラッチしたタイミングで、前記制御部が前記第１制御線を活性化させる第１サブモードと、
前記検出回路が外部へ前記第１データを出力しあるいは外部からの前記第２データをラッチした後、前記第１データ線を所定電圧に設定するプリチャージコマンドが発行されたタイミングで、前記制御部が前記第１制御線を活性化させる第２サブモードとの少なくともいずれかを含む、請求項６に記載の半導体記憶装置。
【請求項８】
前記制御部は、前記第１サブモードまたは前記第２サブモードを選択するモード選択信号に基づいて前記第１サブモードまたは前記第２サブモードを選択する、請求項７に記載の半導体記憶装置。
【請求項９】
前記制御部は、前記第１制御線を活性化している期間において、前記第２制御線を活性化させている、請求項１または請求項５に記載の半導体記憶装置。
【請求項１０】
前記第３トランジスタの他端に接続されたソース線をさらに備え、
前記制御部は、前記第１制御線を活性化している期間において、前記ソース線の電圧を変化させる、請求項１または請求項５に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
ゲインセルメモリは、センスノードの蓄積電荷をトランジスタで増幅することによってデータを読み出す。このようなゲインセルメモリでは、消費電力の低下が望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０７３４５３号公報
特開２０１８－０８１７３６号公報
特開２００８－０５３２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低下させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、データの書込みに用いられる第１データ線および第１制御線と、データの読出しに用いられる第２データ線および第２制御線とを備える。複数のメモリセルは、ゲートが第１制御線に接続され一端が第１データ線に接続された第１トランジスタ、ゲートが第２制御線に接続され一端が第２データ線に接続された第２トランジスタ、および、ゲートが第１トランジスタの他端に接続され第１データ線からのデータを保持し、一端が第２トランジスタの他端に接続されデータに応じた導通状態を有する第３トランジスタを含む。検出回路は、第１および第２データ線に接続され、外部からのデータをラッチしラッチした該データに応じた電圧を第１データ線に印加し、あるいは、第２データ線の電圧に基づいてデータを検出する。制御部は、第１制御線および第２制御線を制御する。データの書込みまたは読出しの際に、制御部が第２制御線を活性化させて、検出回路が第２データ線の電圧に基づいて第１データを検出した後、制御部が第１制御線を活性化させ、検出回路が第１データを第３トランジスタのゲートに伝達する。書込みを指示する書込みコマンドの受信後、検出回路は、外部からの第２データをラッチしたときに、第２データを第３トランジスタのゲートに伝達する。
【図面の簡単な説明】
【０００６】
第１実施形態に従ったゲインセルメモリのメモリセルの構成例を示す回路図。
第１実施形態に従ってゲインセルメモリの構成例を示すブロック図。
ゲインセルメモリをＤＲＡＭモードで動作させた場合の一例を示す状態遷移図。
ゲインセルメモリをＤＲＡＭモードで動作させた場合の一例を示すタイミング図。
ＤＲＡＭモードにおけるセンスアンプの状態を示す図。
ＤＲＡＭモードにおけるセンスアンプの状態を示す図。
ＤＲＡＭモードにおけるセンスアンプの状態を示す図。
ＤＲＡＭモードにおけるセンスアンプの状態を示す図。
ゲインセルメモリを第１ゲインセルモードで動作させた場合の一例を示す状態遷移図。
ゲインセルメモリを第１ゲインセルモードで動作させた場合の一例を示すタイミング図。
第１ゲインセルモードにおけるセンスアンプの状態を示す図。
第１ゲインセルモードにおけるセンスアンプの状態を示す図。
第１ゲインセルモードにおけるセンスアンプの状態を示す図。
ゲインセルメモリを第２ゲインセルモードで動作させた場合の一例を示すタイミング図。
第２ゲインセルモードにおけるセンスアンプの状態を示す図。
第２ゲインセルモードにおけるセンスアンプの状態を示す図。
第１ゲインセルモードにおけるランダムアクセスの一例を示すタイミング図。
第１ゲインセルモードにおけるページアクセスの一例を示すタイミング図。
第２ゲインセルモードにおけるランダムアクセスの一例を示すタイミング図。
第２ゲインセルモードにおけるページアクセスの一例を示すタイミング図。
第２実施形態によるゲインセルメモリの動作を示す状態遷移図。
第３実施形態によるゲインセルメモリの動作を示すタイミング図。
第３実施形態によるゲインセルメモリの動作を示すタイミング図。
第４実施形態によるゲインセルメモリの動作を示すタイミング図。
第４実施形態によるゲインセルメモリの動作を示すタイミング図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に従ったゲインセルメモリのメモリセルの構成例を示す回路図である。ゲインセルメモリのメモリセルＭＣは、３つのトランジスタＭＷ１、ＭＲ１、ＭＲ２で構成されている。トランジスタＭＷ１、ＭＲ１、ＭＲ２は、例えば、ｎ型ＯＳＦＥＴ（Oxide Semiconductor Field Effect Transistor）で構成されている。
【０００９】
第１トランジスタとしてのトランジスタＭＷ１のゲートは、第１制御線としての書込みワード線ＷＷＬに接続されている。トランジスタＭＷ１の一方の電極は、第１データ線としての書込みビット線ＷＢＬに接続されている。トランジスタＭＷ１の他方の電極は、トランジスタＭＲ１のゲートに接続されている。トランジスタＭＷ１の一方及び他方の電極は、トランジスタＭＷ１に供給される電圧に応じて、ソース電極又はドレイン電極として機能する。トランジスタＭＷ１は、書込みワード線ＷＷＬの制御を受けて、書込みビット線ＷＢＬを、センスノードＳＮとして機能するトランジスタＭＲ１のゲート（以下、センスノードＳＮともいう）に接続する。トランジスタＭＷ１は、導通状態のときに、書込みビット線ＷＢＬの電圧をセンスノードＳＮに伝達する。トランジスタＭＷ１は、非導通状態のときに、センスノードＳＮの電圧を保持する。このように、トランジスタＭＷ１は、書込みビット線ＷＢＬからの電圧（データ）をセンスノードＳＮに書込み、あるいは、センスノードＳＮに書き込まれた電圧（データ）を保持することができる。
【００１０】
第３トランジスタとしてのトランジスタＭＲ１のゲートは、トランジスタＭＷ１の他方の電極に接続され、センスノードＳＮとして機能する。トランジスタＭＲ１の一方の電極（ソース）は、低電圧源ＶＳＳに接続されている。トランジスタＭＲ１の他方の電極（ドレイン）は、トランジスタＭＲ２の一方の電極に接続されている。トランジスタＭＲ１は、センスノードＳＮの電圧（即ち、データ）に応じた導通状態となる。例えば、センスノードＳＮが高レベル電圧（例えば、データ“１”）に保持されている場合には、トランジスタＭＲ１は、導通状態となる。センスノードＳＮが低レベル電圧（例えば、データ“０”）に保持されている場合には、トランジスタＭＲ１は、非導通状態となる。
（【００１１】以降は省略されています）

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