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公開番号2025145312
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045420
出願日2024-03-21
発明の名称半導体装置及び記憶媒体
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/26 20060101AFI20250926BHJP(情報記憶)
要約【課題】メモリデバイスを用いた効率的な論理演算を実現すること。
【解決手段】実施形態の半導体装置は、第1ビット線と、複数のストリングと、第1制御回路とを含む。複数のストリングは、第1ビット線に接続される。複数のストリングの各々は、直列に接続された選択トランジスタ及び複数のメモリセルを含む。第1制御回路は、論理演算を実行するように構成される。論理演算において、第1制御回路は、複数のストリングのうち少なくとも2つのストリングの選択トランジスタに第1電圧を印加し、前記少なくとも2つのストリング以外のストリングの選択トランジスタに前記第1電圧よりも低い第2電圧を印加し、前記複数のストリングの各々の前記複数のメモリセルのうち少なくとも2つのメモリセルに第3電圧を印加し、前記少なくとも2つのメモリセル以外のメモリセルに前記第3電圧よりも高い第4電圧を印加する読み出し動作を実行するように構成される。
【選択図】図6
特許請求の範囲【請求項１】
第１ビット線と、
前記第１ビット線に接続され、各々が直列に接続された選択トランジスタ及び複数のメモリセルを含む複数のストリングと、
論理演算を実行するように構成された第１制御回路と、を備え、
前記論理演算において、前記第１制御回路は、前記複数のストリングのうち少なくとも２つのストリングの選択トランジスタに第１電圧を印加し、前記少なくとも２つのストリング以外のストリングの選択トランジスタに前記第１電圧よりも低い第２電圧を印加し、前記複数のストリングの各々の前記複数のメモリセルのうち少なくとも２つのメモリセルに第３電圧を印加し、前記少なくとも２つのメモリセル以外のメモリセルに前記第３電圧よりも高い第４電圧を印加する読み出し動作を実行するように構成される、
半導体装置。
続きを表示（約 2,600 文字）【請求項２】
前記第１ビット線を含み、各々に前記複数のストリングが接続された複数のビット線と、
前記複数のビット線に接続された複数のセンスアンプと、
前記複数のセンスアンプの各々から出力されたデータを保持する出力保持レジスタと、をさらに備え、
前記第１制御回路は、さらに、前記読み出し動作を実行した後に、前記出力保持レジスタに保持された読み出し結果に基づく読み出し命令を実行するように構成される、
請求項１に記載の半導体装置。
【請求項３】
前記第１ビット線を含み、各々に前記複数のストリングが接続された複数のビット線と、
前記複数のビット線に接続された複数のセンスアンプと、
前記複数のセンスアンプの各々から出力されたデータを保持する出力保持レジスタと、
前記読み出し動作が実行された後に、前記出力保持レジスタに保持された読み出し結果に基づき、論理演算を含む後処理命令を実行するように構成された第２制御回路と、をさらに備える、
請求項１に記載の半導体装置。
【請求項４】
各々が前記複数のストリングを含み、ページ単位でデータを記憶するように構成された第１及び第２メモリセルアレイと、
入力データを前記第１メモリセルアレイの第１ページに書き込み、前記第１ページから読み出した前記入力データを前記第２メモリセルアレイの前記複数のストリングに含まれた第１ストリングに書き込むように構成された第３制御回路と、をさらに備える、
請求項１に記載の半導体装置。
【請求項５】
前記第３制御回路は、さらに、外部からクエリが入力された場合に、前記クエリに基づく電圧を前記第１ストリングの前記複数のメモリセルのそれぞれに印加する読み出し動作を実行するように構成される、
請求項４に記載の半導体装置。
【請求項６】
各々がラッチ回路を有する複数のセンスアンプが接続された第３メモリセルアレイをさらに備え、
前記第３制御回路は、さらに、
第１クエリに基づく読み出し動作を実行した結果得られた第１値の数をカウントして、前記複数のセンスアンプの先頭から前記第１クエリに基づく第１カウント結果に対応する数のセンスアンプの前記ラッチ回路の保持する値を第２値から第３値に変更し、
第２クエリに基づく読み出し動作を実行した結果得られた前記第１値の数をカウントして、前記複数のセンスアンプのうち前記ラッチ回路が前記第３値を保持するセンスアンプの次のセンスアンプから前記第２クエリに基づく第２カウント結果に対応する数のセンスアンプの前記ラッチ回路の保持する値を前記第２値から前記第３値に変更し、
前記ラッチ回路が前記第３値を保持する末尾のセンスアンプに割り当てられた二進数に応じて、前記第１カウント結果と前記第２カウント結果との和を取得するように構成される、
請求項５に記載の半導体装置。
【請求項７】
前記第３制御回路は、前記第１ページから読み出した前記入力データを前記第２メモリセルアレイの前記第１ストリングに書き込む際に、さらに前記入力データの相補データを前記第１ストリングに書き込む、
請求項４に記載の半導体装置。
【請求項８】
前記第２メモリセルアレイの前記複数のストリングは、前記第１ストリングと同じビット線に接続された第２ストリングをさらに含み、
前記第３制御回路は、前記第２ストリングに、前記第１ストリングに記憶されたデータの相補データを書き込む、
請求項７に記載の半導体装置。
【請求項９】
前記第３制御回路は、排他的論理和処理を実行するように構成され、
前記第１ストリングに含まれた前記複数のメモリセルは、第１データを記憶する第１メモリセルと、前記第１データの相補データを記憶する第２メモリセルと、第２データの相補データを記憶する第３メモリセルと、前記第２データを記憶する第４メモリセルと、を含み、
前記第２ストリングに含まれた前記複数のメモリセルは、前記第１データの相補データを記憶する第５メモリセルと、前記第１データを記憶する第６メモリセルと、前記第２データを記憶する第７メモリセルと、前記第２データの相補データを記憶する第８メモリセルと、を含み、
前記第３制御回路は、前記排他的論理和処理において、前記第１ストリング及び前記第２ストリングのそれぞれの選択トランジスタに前記第１電圧を印加し、前記第１メモリセルと前記第３メモリセルと前記第５メモリセルと前記第７メモリセルとのそれぞれに前記第３電圧を印加し、前記第２メモリセルと前記第４メモリセルと前記第６メモリセルと前記第８メモリセルとのそれぞれに前記第４電圧を印加する、
請求項８に記載の半導体装置。
【請求項１０】
前記第３制御回路は、否定排他的論理和処理を実行するように構成され、
前記第１ストリングに含まれた前記複数のメモリセルは、第１データを記憶する第１メモリセルと、前記第１データの相補データを記憶する第２メモリセルと、第２データの相補データを記憶する第３メモリセルと、前記第２データを記憶する第４メモリセルと、を含み、
前記第２ストリングに含まれた前記複数のメモリセルは、前記第１データの相補データを記憶する第５メモリセルと、前記第１データを記憶する第６メモリセルと、前記第２データを記憶する第７メモリセルと、前記第２データの相補データを記憶する第８メモリセルと、を含み、
前記第３制御回路は、前記否定排他的論理和処理において、前記第１ストリング及び前記第２ストリングのそれぞれの選択トランジスタに前記第１電圧を印加し、前記第１メモリセルと前記第４メモリセルと前記第５メモリセルと前記第８メモリセルとのそれぞれに前記第３電圧を印加し、前記第２メモリセルと前記第３メモリセルと前記第６メモリセルと前記第７メモリセルとのそれぞれに前記第４電圧を印加する、
請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及び記憶媒体に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特表２０２１－５０８９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスを用いた効率的な論理演算を実現すること。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１ビット線と、複数のストリングと、第１制御回路とを含む。複数のストリングは、第１ビット線に接続される。複数のストリングの各々は、直列に接続された選択トランジスタ及び複数のメモリセルを含む。第１制御回路は、論理演算を実行するように構成される。論理演算において、第１制御回路は、複数のストリングのうち少なくとも２つのストリングの選択トランジスタに第１電圧を印加し、前記少なくとも２つのストリング以外のストリングの選択トランジスタに前記第１電圧よりも低い第２電圧を印加し、前記複数のストリングの各々の前記複数のメモリセルのうち少なくとも２つのメモリセルに第３電圧を印加し、前記少なくとも２つのメモリセル以外のメモリセルに前記第３電圧よりも高い第４電圧を印加する読み出し動作を実行するように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
第１実施形態に係る半導体装置の構成の一例を示すブロック図。
第１実施形態に係る半導体装置が備える情報処理部の構成の一例を示すブロック図。
第１実施形態に係る半導体装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体装置の情報処理の一例を示すフローチャート。
第１実施形態に係る半導体装置の読み出し動作の一例を示す模式図。
第２実施形態に係る半導体装置が備える情報処理部の構成の一例を示すブロック図。
第２実施形態に係る半導体装置の情報処理の一例を示すフローチャート。
第３実施形態に係る半導体装置の構成の一例を示すブロック図。
第３実施形態に係る半導体装置の情報処理の一例を示すフローチャート。
第４実施形態に係る半導体装置が備えるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
第４実施形態に係る半導体装置の記憶処理の具体例を示す模式図。
第４実施形態に係る半導体装置の記憶処理の具体例を示す模式図。
第４実施形態に係る半導体装置の記憶処理の具体例を示す模式図。
第４実施形態に係る半導体装置の比較処理の具体例を示す模式図。
第４実施形態に係る半導体装置の比較処理の具体例を示す模式図。
第４実施形態に係る半導体装置の加算処理の具体例を示す模式図。
第４実施形態に係る半導体装置の加算処理の具体例を示す模式図。
第４実施形態に係る半導体装置の加算処理の具体例を示す模式図。
第４実施形態に係る半導体装置が備えるメモリセルアレイに対するデータの配置方法の一例を示す模式図。
第４実施形態に係る半導体装置の排他的論理和（ＸＯＲ）処理の具体例を示す模式図。
第４実施形態に係る半導体装置の排他的論理和（ＸＯＲ）処理の具体例を示す模式図。
第４実施形態に係る半導体装置の排他的論理和（ＸＯＲ）処理の具体例を示す模式図。
第４実施形態に係る半導体装置の排他的論理和（ＸＯＲ）処理の並列処理の一例を示す模式図。
第４実施形態に係る半導体装置の否定排他的論理和（ＸＮＯＲ）処理の具体例を示す模式図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態は、メモリデバイスを用いて論理演算を実行する情報処理システム１に関する。以下に、第１実施形態に係る情報処理システム１について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係る情報処理システム１の構成について説明する。
【００１０】
＜１－１－１＞情報処理システム１の構成
図１は、第１実施形態に係る情報処理システム１の構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、例えば、半導体装置１０、及びホスト装置２０とを有する。半導体装置１０は、ホスト装置２０の指示に基づいて動作する。ホスト装置２０は、例えば、ＰＣ（Personal Computer）などの情報端末である。半導体装置１０及びホスト装置２０は、互いに通信可能に構成される。例えば、ホスト装置２０は、半導体装置１０に対して入力データ、コマンド、クエリなどを送信する。半導体装置１０は、ホスト装置２０に対して出力データ、クエリに対する返答などを送信する。
（【００１１】以降は省略されています）

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