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公開番号2025144229
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043906
出願日2024-03-19
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20250925BHJP(情報記憶)
要約【課題】効率よくデータを読み出すメモリシステムを提供する。
【解決手段】一実施形態によるメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、複数のメモリセルを含む。メモリコントローラは、複数のメモリセルから第1電圧を使用して第1データを読出して記憶回路に保存し、複数のメモリセルのそれぞれのビットを含んだビット群から第2データを、第1読出し電圧群を使用して読み出し、第2データの誤り訂正処理を実行し、第2データの誤り訂正に成功して第3データを得ると、記憶回路に保存された第1データ、第2データ、第3データに基づいて、第2読出し電圧群を決定する。
【選択図】図6

特許請求の範囲【請求項１】
複数のメモリセルを含む不揮発性メモリと、
前記複数のメモリセルから第１電圧を使用して第１データを読出して記憶回路に保存し、
前記複数のメモリセルのそれぞれのビットを含んだビット群から第２データを、第１読出し電圧群を使用して読み出し、
前記第２データの誤り訂正処理を実行し、
前記第２データの誤り訂正に成功して第３データを得ると、前記記憶回路に保存された前記第１データ、前記第２データ、前記第３データに基づいて、第２読出し電圧群を決定する、
メモリコントローラと、
を備えるメモリシステム。
続きを表示（約 2,200 文字）【請求項２】
前記メモリコントローラは、前記第２データと前記第３データとの比較に基づいて、前記第２データのうちの第１数と第２数とに基づいて、前記第２読出し電圧群を決定し、
前記第１数は、前記第３データのうちの第１タイプの誤りが訂正された第１ビットの数であり、
前記第２数は、前記第３データのうちの第２タイプの誤りが訂正された第２ビットの数である、
請求項１に記載のメモリシステム。
【請求項３】
前記第１ビットは、前記第２データにおいて第１値を有し、前記第３データにおいて第２値を有するビットであり、
前記第２ビットは、前記第２データにおいて前記第２値を有し前記第３データにおいて前記第１値を有するビットである、
請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、前記第１数と前記第２数の比を１に近づける電圧に基づいて、前記第２読出し電圧群を決定する、
請求項３に記載のメモリシステム。
【請求項５】
前記第２読出し電圧群は、第１読出し電圧と第２読出し電圧を含み、
前記メモリコントローラは、
前記記憶回路に保存された前記第１データ、前記第２データ、前記第３データに基づいて、前記第３データのうちの前記第１ビットの第３数と、前記第３データのうちの前記第１ビットの第４数と、前記第３データのうちの前記第２ビットの第５数と、前記第３データのうちの前記第２ビットの第６数とを取得し、
前記第３数と前記第５数とに基づいて、前記第１読出し電圧を決定し、
前記第４数と前記第６数とに基づいて、前記第２読出し電圧を決定する、
請求項２に記載のメモリシステム。
【請求項６】
前記第１読出し電圧群は、第３読出し電圧と第４読出し電圧を含み、
前記メモリコントローラは、
前記ビット群から、複数の第３読出し電圧群を使用して読出して、複数の第４データを取得し、
前記第１データを使用して、前記複数の第４データから複数の第５データ及び複数の第６データを生成し、
前記複数の第５データに基づいて前記第３読出し電圧を決定し、
前記複数の第６データに基づいて前記第４読出し電圧を決定する、
請求項１に記載のメモリシステム。
【請求項７】
複数のメモリセルを含む不揮発性メモリと、
前記複数のメモリセルの各々のビットを含んだビット群から、相違する複数の第１読出し電圧群を使用して読出して、複数の第１データを取得し、
前記複数の第１データを使用して第２読出し電圧群を決定し、
前記第２読出し電圧群を使用して前記ビット群から第２データを読み出し、
前記第２データの誤り訂正に成功して第３データを得ると、前記複数の第１データと前記第３データとに基づいて、複数の第１数と複数の第２数を取得し、
前記複数の第１数と複数の第２数との比較に基づいて、第３読出し電圧群を決定する、
メモリコントローラと、
を備えるメモリシステム。
【請求項８】
前記複数の第１数は、前記ビット群からの読出しに使用される読出し電圧群の大きさに沿って分布する第１関係を有し、
前記複数の第２数は、前記ビット群からの読出しに使用される読出し電圧群の大きさに沿って分布する第２関係を有し、
前記複数の第１数の各々は、前記複数の第１データの１つのうちの第１タイプの誤りが訂正された第１ビットの数であり、
前記複数の第２数の各々は、前記複数の第１データの１つのうちの第２タイプの誤りが訂正された第２ビットの数であり、
前記メモリコントローラは、前記第１関係と前記第２関係とに基づいて、前記第３読出し電圧群を決定する、
請求項７に記載のメモリシステム。
【請求項９】
前記第１ビットは、前記第２データにおいて第１値を有し、前記第３データにおいて第２値を有するビットであり、
前記第２ビットは、前記第２データにおいて前記第２値を有し前記第３データにおいて前記第１値を有するビットである、
請求項８に記載のメモリシステム。
【請求項１０】
前記第２読出し電圧群は、第１読出し電圧と第２読出し電圧を含み、
前記第３読出し電圧群は、第３読出し電圧と第４読出し電圧を含み、
前記メモリコントローラは、
前記複数のメモリセルから第１電圧を使用して第４データを読出し、
前記第４データを使用して、前記複数の第１データから複数の第５データ及び複数の第６データを生成し、
前記複数の第５データに基づいて前記第１読出し電圧を決定し、
前記複数の第６データに基づいて前記第２読出し電圧を決定し、
前記複数の第１データ、前記第３データ、前記第４データから、複数の第７データと複数の第８データを生成し、
前記複数の第１数の各々は、前記複数の第７データの１つにおける前記第１ビットの数であり、
前記複数の第２数の各々は、前記複数の第８データの１つにおける前記第２ビットの数である、
請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して、メモリシステムに関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
メモリと、メモリを制御するコントローラを含んだメモリシステムが知られている。メモリシステムは、高い信頼性でデータを記憶できることを求められる。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９８９２７９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
効率よくデータを読み出すメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
一実施形態によるメモリシステムは、不揮発性メモリとメモリコントローラとを含む。上記不揮発性メモリは、複数のメモリセルを含む。上記メモリコントローラは、上記複数のメモリセルから第１電圧を使用して第１データを読出して記憶回路に保存し、上記複数のメモリセルのそれぞれのビットを含んだビット群から第２データを、第１読出し電圧群を使用して読み出し、上記第２データの誤り訂正処理を実行し、上記第２データの誤り訂正に成功して第３データを得ると、上記記憶回路に保存された上記第１データ、上記第２データ、上記第３データに基づいて、第２読出し電圧群を決定する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態のメモリシステムの構成要素及び構成要素の接続の例を示す。
図２は、第１実施形態のメモリシステムの半導体メモリのブロックの構成要素及び構成要素の接続を示す。
図３は、第１実施形態に係るメモリシステムのメモリセルアレイの一部の構造の例を示す。
図４は、第１実施形態のメモリシステムのメモリセルトランジスタの閾値電圧の分布とデータのマッピングの例を示す。
図５は、第１実施形態のメモリシステムが動作している間の機能ブロックの例を示す。
図６は、第１実施形態のメモリシステムの動作のフローを示す。
図７は、第１実施形態のメモリシステムによる第１型シフト量推定の概念を示す。
図８は、第１実施形態のメモリシステムによる動作によって得られるデータを示す。
図９は、第１実施形態のメモリシステムの動作のフローを示す。
図１０は、第１実施形態のメモリシステムの動作の間に得られるデータの例を示す。
図１１は、第１実施形態のメモリシステムの動作の間に得られるデータの別の例を示す。
図１２は、第１実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１３は、第１実施形態のメモリシステムの動作のフローを示す。
図１４は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１５は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１６は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１７は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１８は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図１９は、第２実施形態のメモリシステムによる第２型シフト量推定の概念を示す。
図２０は、第２実施形態のメモリシステムでの動作のフローを示す。
図２１は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２２は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２３は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２４は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２５は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２６は、第２実施形態の変形例のメモリシステムによる第２型シフト量推定の概念を示す。
図２７は、第２実施形態の変形例のメモリシステムでの動作のフローを示す。
図２８は、第３実施形態のメモリシステムが動作している間の機能ブロックの例を示す。
図２９は、第３実施形態のメモリシステムの或る動作のフローを示す。
図３０は、第３実施形態のメモリシステムによる動作の概念を示し、合成ページデータの例を示す。
図３１は、第３実施形態のメモリシステムでの動作のフローを示す。
図３２は、第３実施形態の変形例のメモリシステムでの動作のフローを示す。
図３３は、第４実施形態のメモリステムによる第１型シフト量推定の概念を示す。
図３４は、第４実施形態のメモリステムによる第１型シフト量推定の概念を示す。
図３５は、第４実施形態のメモリステムによる第１型シフト量推定の概念を示す。
図３６は、第４実施形態のメモリステムによる第１型シフト量推定の概念を示す。
図３７は、第４実施形態のメモリセルによる動作の概念を示し、合成ページデータの例を示す。
図３８は、第４実施形態のメモリシステムでの動作のフローを示す。
図３９は、第４実施形態のメモリシステムでの動作のフローを示す。
図４０は、第４実施形態のメモリシステムでの動作のフローを示す。
図４１は、第４実施形態の第２変形例のメモリシステムによる第１型シフト量推定の概念を示す。
図４２は、第４実施形態の第３変形例のメモリシステムによる第１型シフト量推定の概念を示す。
図４３は、第４実施形態の第４変形例のメモリシステムでの動作のフローを示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。
【０００９】
１．第１実施形態
１．１．構造（構成）
１．１．１．メモリシステム
図１は、第１実施形態のメモリシステムの構成要素及び構成要素の接続の例を示す。図１は、ハードウェアの構成を示す。
【００１０】
図１に示されているように、情報処理システム１は、ホスト装置２及びメモリシステム３を含む。
（【００１１】以降は省略されています）

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