特許ウォッチ

公開番号2025116502
公報種別公開特許公報(A)
公開日2025-08-08
出願番号2024010962
出願日2024-01-29
発明の名称メモリ回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 16/08 20060101AFI20250801BHJP(情報記憶)
要約【課題】不揮発性メモリに記憶されたデータを正確に読み出す。
【解決手段】各々がMOSFETにより構成され且つ互いに異なるゲート閾値電圧を有する第1及び第2トランジスタ(M1、M2)と、第1、第2トランジスタのドレイン電流の流路上に設けられる第1、第2ノード(ND1、ND2)と、第1及び第2ノードに充電電荷を供給することで第1及び第2ノードに共通の初期電圧を供給す電荷供給回路(20)と、初期電圧の供給後、充電電荷の供給が遮断された状態で、第1及び第2トランジスタの各ゲート閾値電圧よりも低い電圧から徐々に上昇するリード用電圧(V_RD)を第1及び第2トランジスタの各ゲートに供給するよう構成されたリード用電圧供給回路(31)と、リード用電圧の供給期間における各ノードの電圧変動の差に応じたデータ信号(Dout)を出力するデータ出力回路(40)と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
各々がＭＯＳＦＥＴにより構成され且つ互いに異なるゲート閾値電圧を有する第１トランジスタ及び第２トランジスタと、
前記第１トランジスタのドレイン電流の流路上に設けられる第１ノードと、
前記第２トランジスタのドレイン電流の流路上に設けられる第２ノードと、
前記第１ノード及び前記第２ノードに充電電荷を供給することで前記第１ノード及び前記第２ノードに共通の初期電圧を供給するよう構成された電荷供給回路と、
前記第１ノード及び前記第２ノードに前記初期電圧が与えられた後、前記充電電荷の供給が遮断された状態で、前記第１トランジスタ及び前記第２トランジスタの各ゲート閾値電圧よりも低い電圧から徐々に上昇するリード用電圧を前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給するよう構成されたリード用電圧供給回路と、
前記リード用電圧の供給期間における前記第１ノードの電圧変動及び前記第２ノードの電圧変動の差に応じたデータ信号を出力するよう構成されたデータ出力回路と、を備える
、メモリ回路。
続きを表示（約 670 文字）【請求項２】
前記第１トランジスタのドレインは前記第１ノードに接続され、前記第２トランジスタのドレインは前記第２ノードに接続される
、請求項１に記載のメモリ回路。
【請求項３】
前記第１ノード及び前記第１トランジスタ間において前記第１トランジスタに対してカスコード接続された第３トランジスタと、前記第２ノード及び前記第２トランジスタ間において前記第２トランジスタに対してカスコード接続された第４トランジスタと、を更に備える
、請求項１に記載のメモリ回路。
【請求項４】
前記データ出力回路は、前記リード用電圧の上昇期間中、前記リード用電圧の上昇終了時点又は前記リード用電圧の上昇期間後に設定されたラッチタイミングにおいて前記第１ノードの電圧と前記第２ノードの電圧との高低関係に応じた信号をラッチし、ラッチした信号を前記データ信号として出力する
、請求項１～３の何れかに記載のメモリ回路。
【請求項５】
前記第１トランジスタ及び前記第２トランジスタの内、何れか一方にホットキャリアを注入するプログラム動作を行うよう構成されたプログラム回路を備え、
前記プログラム動作を用いて、前記第１トランジスタのゲート閾値電圧が前記第２トランジスタのゲート閾値電圧よりも高い第１状態と、前記第２トランジスタのゲート閾値電圧が前記第１トランジスタのゲート閾値電圧よりも高い第２状態との何れかを選択的に実現する
、請求項１～３の何れかに記載のメモリ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、メモリ回路に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
２つのトランジスタにてメモリセルを形成し、２つのトランジスタ間におけるゲート閾値電圧の相違を利用してデータを不揮発的に記憶するメモリ回路がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２２／７４９６７号
【０００４】
［概要］
この種のメモリ回路において、製造ばらつきを含む各種の誤差要因により、正しいデータの読み出しが阻害されることがある。
【０００５】
本開示の一態様に係るメモリ回路は、各々がＭＯＳＦＥＴにより構成され且つ互いに異なるゲート閾値電圧を有するよう構成された第１トランジスタ及び第２トランジスタと、前記第１トランジスタのドレイン電流の流路上に設けられる第１ノードと、前記第２トランジスタのドレイン電流の流路上に設けられる第２ノードと、前記第１ノード及び前記第２ノードに充電電荷を供給することで前記第１ノード及び前記第２ノードに共通の初期電圧を供給するよう構成された電荷供給回路と、前記第１ノード及び前記第２ノードに前記初期電圧が与えられた後、前記充電電荷の供給が遮断された状態で、前記第１トランジスタ及び前記第２トランジスタの各ゲート閾値電圧よりも低い電圧から徐々に上昇するリード用電圧を前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給するよう構成されたリード用電圧供給回路と、前記リード用電圧の供給期間における前記第１ノードの電圧変動及び前記第２ノードの電圧変動の差に応じたデータ信号を出力するよう構成されたデータ出力回路と、を備える。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るメモリ回路の構成図である。
図２は、本開示の実施形態に係り、メモリ回路に関わる幾つかの電圧及び信号の関係図である。
図３は、本開示の実施形態に係り、プリチャージ期間におけるメモリ回路の様子を示す図である。
図４は、本開示の実施形態に係り、リード期間におけるメモリ回路の様子を示す図である。
図５は、本開示の実施形態に係り、リード用電圧の波形図である。
図６は、本開示の実施形態に係り、第１ケースにおけるプリチャージ期間及びリード期間中の電圧波形図である。
図７は、本開示の実施形態に係り、第２ケースにおけるプリチャージ期間及びリード期間中の電圧波形図である。
図８は、本開示の実施形態に係り、第１ケースにおけるリード用電圧と２つのドレイン電流との関係図である。
図９は、本開示の実施形態に係り、第２ケースにおけるリード用電圧と２つのドレイン電流との関係図である。
図１０は、参考方法に係り、リード用電圧と２つのドレイン電流との関係図である。
図１１は、本開示の実施形態に係るメモリ回路の変形構成図である。
図１２は、本開示の実施形態に係る半導体装置の構成図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【０００９】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【００１０】
ＭＯＳＦＥＴの電気的特性にはゲート閾値電圧（gate threshold voltage）が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾値電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。任意のＦＥＴについて、ゲート閾値電圧とは、所定の周辺温度環境下において、当該ＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。
（【００１１】以降は省略されています）

関連特許