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公開番号2025151599
公報種別公開特許公報(A)
公開日2025-10-09
出願番号2024053112
出願日2024-03-28
発明の名称テスト回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G01R 31/28 20060101AFI20251002BHJP(測定;試験)
要約【課題】ECC回路のテスト用に別途新たな回路を設ける場合と比較して、回路規模の増加を抑えることができるテスト回路を提供することを目的とする。
【解決手段】テスト回路は、ビットシフトテスト及びECCテストを少なくとも含む複数のテストの中からいずれかのテストを有効にするテスト信号と、メモリコアの動作を定義するコマンド信号とに基づいて、選択信号を生成する生成部と、前記選択信号にしたがって、第1のテストパターン又は第2のテストパターンのいずれかを選択してテストデータとして出力する選択部と、前記ビットシフトテストが有効な場合に前記メモリコアから読み出したリードデータと前記テストデータとを比較し、前記ECCテストが有効な場合に前記リードデータをECC回路がエラー訂正した訂正データと前記テストデータとを比較する比較部と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
メモリコアにおける複数のビットの入出力経路を１ビットずつ反転させながらテストするビットシフトテスト、及び前記メモリコアで発生するビットエラーを検出して訂正するＥＣＣ回路をテストするＥＣＣテストを少なくとも含む複数のテストの中からいずれかのテストを有効にするテスト信号と、前記メモリコアの動作を定義するコマンド信号とに基づいて、選択信号を生成する生成部と、
前記選択信号にしたがって、前記複数のビットが予め定められた論理レベルに設定された第１のテストパターン、又は前記複数のビットのうちの特定のビットが前記予め定められた論理レベルと異なる論理レベルに設定された第２のテストパターンのいずれかを選択してテストデータとして出力する選択部と、
前記ビットシフトテストが有効な場合に前記メモリコアから読み出したリードデータと前記テストデータとを比較し、前記ＥＣＣテストが有効な場合に前記リードデータを前記ＥＣＣ回路がエラー訂正した訂正データと前記テストデータとを比較する比較部と、
を備える、テスト回路。
続きを表示（約 860 文字）【請求項２】
前記選択部は、前記ＥＣＣテストが有効な場合に、前記メモリコアへの書き込み動作において前記第２のテストパターンを選択し、前記メモリコアからの読み出し動作において前記第１のテストパターンを選択する、
請求項１に記載のテスト回路。
【請求項３】
前記選択部は、前記ビットシフトテストが有効な場合に、前記メモリコアへの書き込み動作及び前記メモリコアからの読み出し動作の両者において前記第１のテストパターンを選択する、
請求項２に記載のテスト回路。
【請求項４】
前記生成部は、前記テスト信号と前記コマンド信号との論理演算により前記選択信号を出力する論理回路により構成される、
請求項３に記載のテスト回路。
【請求項５】
前記論理回路は、
前記ＥＣＣテストを有効にする第２のテスト信号及び前記メモリコアへの書き込み動作を定義する書き込みコマンド信号の論理積を演算する論理積回路と、
前記論理積回路の出力及び前記ビットシフトテストを有効にする第１のテスト信号の論理和を演算する論理和回路と、を含む、
請求項４に記載のテスト回路。
【請求項６】
前記ＥＣＣ回路をバイパス可能なように前記メモリコアとの間の接続を切り替える切替部を更に備える、
請求項１から５のいずれか一項に記載のテスト回路。
【請求項７】
前記切替部は、前記ＥＣＣテストが有効な場合に、前記メモリコアへの書き込み動作において前記ＥＣＣ回路をバイパスするように前記メモリコアとの間の接続を切り替える、
請求項６に記載のテスト回路。
【請求項８】
前記切替部は、前記ビットシフトテストが有効な場合に、前記メモリコアへの書き込み動作及び前記メモリコアからの読み出し動作の両者において前記ＥＣＣ回路をバイパスするように前記メモリコアとの間の接続を切り替える、
請求項７に記載のテスト回路。

発明の詳細な説明【技術分野】
【０００１】
開示の技術は、テスト回路に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１には「本実施形態によれば、ＳＲＡＭコアおよびＥＣＣ回路を内蔵するＳＲＡＭマクロにおいて、簡易な構成で、ＳＲＡＭコアのテストとＥＣＣ回路のテストの双方を別々に行える半導体集積回路を提供する」と記載されている。
【０００３】
特許文献２には「ＢＩＳＴ回路によって、ＥＣＣ回路によるエラー訂正可否を判定することが可能な半導体装置を提供する」と記載されている。
【０００４】
特許文献３には「ＥＣＣ回路のテストを可能としながら、データ長が長くなっても少ない付加回路規模でＥＣＣ機能を検査するテスト回路とテスト方法を提供する」と記載されている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１９－１６８３１６号公報
特開２０１８－１５６７１２号公報
特開２００８－１７６８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、液晶テレビや液晶モニタが大画面化及び高解像度化することに伴い、画像処理するためのバッファメモリも大容量化している。大容量化したＤＤＲＳＤＲＡＭ等のテスト時間は長時間化するためコストアップとなる。そのため、チップコストを抑えるべくテスト回路の規模をできるだけ小さくすることが望まれている。
【０００７】
そこで、本開示では、ＥＣＣ回路のテスト用に別途新たな回路を設ける場合と比較して、回路規模の増加を抑えることができるテスト回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示のテスト回路は、メモリコアにおける複数のビットの入出力経路を１ビットずつ反転させながらテストするビットシフトテスト、及び前記メモリコアで発生するビットエラーを検出して訂正するＥＣＣ回路をテストするＥＣＣテストを少なくとも含む複数のテストの中からいずれかのテストを有効にするテスト信号と、前記メモリコアの動作を定義するコマンド信号とに基づいて、選択信号を生成する生成部と、前記選択信号にしたがって、前記複数のビットが予め定められた論理レベルに設定された第１のテストパターン、又は前記複数のビットのうちの特定のビットが前記予め定められた論理レベルと異なる論理レベルに設定された第２のテストパターンのいずれかを選択してテストデータとして出力する選択部と、前記ビットシフトテストが有効な場合に前記メモリコアから読み出したリードデータと前記テストデータとを比較し、前記ＥＣＣテストが有効な場合に前記リードデータを前記ＥＣＣ回路がエラー訂正した訂正データと前記テストデータとを比較する比較部と、を備える。
【発明の効果】
【０００９】
本開示によれば、ＥＣＣ回路のテスト用に別途新たな回路を設ける場合と比較して、回路規模の増加を抑えることができるテスト回路を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００１０】
従来例に係るメモリシステム１０´のシステム構成の一例を示す図である。
従来例に係るＢＩＳＴ回路１００´の回路構成の一例をテスト対象とともに示す図である。
本実施形態に係るメモリシステム１０のシステム構成の一例を示す図である。
本実施形態に係るＢＩＳＴ回路１００の機能構成の一例を示す図である。
本実施形態に係るＢＩＳＴ回路１００の回路構成の一例をテスト対象とともに示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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