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公開番号2025161067
公報種別公開特許公報(A)
公開日2025-10-24
出願番号2024063959
出願日2024-04-11
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 30/65 20250101AFI20251017BHJP()
要約【課題】半導体装置は、リーク電流の抑制に関して、さらなる検討の余地があった。
【解決手段】半導体装置10は、ドレイン領域13と、ボディ領域15と、N+型ソース領域16と、N+型ドレインコンタクト領域18と、P+型領域19と、ドレイン電極22と、ソース電極23と、ゲート電極21と、帯電膜f1と、抵抗層14、Rnwと、を備える。抵抗層14、Rnwは、ドレイン領域13内の、少なくとも各P+型領域19とボディ領域15との間に形成され、N+型ドレインコンタクト領域18よりも不純物濃度が低い。
【選択図】図5
特許請求の範囲【請求項１】
半導体基板上に形成されたＮ型半導体層のドレイン領域と、
前記ドレイン領域内に形成されたＰ型半導体領域のボディ領域と、
前記ボディ領域内に形成されたＮ＋型ソース領域と、
前記ドレイン領域表面に形成されたＮ＋型ドレインコンタクト領域と、
前記ドレイン領域内に、前記Ｎ＋型ソース領域に沿って前記Ｎ＋型ドレインコンタクト領域と交互に並ぶように複数形成され、前記Ｎ＋型ドレインコンタクト領域と同電位になるように電気的に接続されたＰ＋型領域と、
前記Ｎ＋型ドレインコンタクト領域にコンタクトするように構成されたドレイン電極と、
前記Ｎ＋型ソース領域にコンタクトするように構成されたソース電極と、
前記ボディ領域表面にゲート絶縁膜を介してコンタクトするように構成されたゲート電極と、
前記ドレイン電極、前記ソース電極、および前記ゲート電極以外の領域のうち、少なくとも各前記Ｐ＋型領域から前記ボディ領域までの間の領域の表面を覆う帯電膜と、
前記ドレイン領域内の、少なくとも各前記Ｐ＋型領域と前記ボディ領域との間に形成され、前記Ｎ＋型ドレインコンタクト領域よりも不純物濃度が低い抵抗層と、
を備える半導体装置。
続きを表示（約 380 文字）【請求項２】
前記ドレイン領域の表面に形成されたＮ－ウェルを備え、
前記Ｎ＋型ドレインコンタクト領域およびＰ＋型領域は、前記Ｎ－ウェル内に形成されている請求項１に記載の半導体装置。
【請求項３】
前記抵抗層は、前記Ｎ－ウェルと一体に形成されている請求項２に記載の半導体装置。
【請求項４】
前記抵抗層は、前記Ｎ－ウェルと別体である請求項２に記載の半導体装置。
【請求項５】
前記抵抗層は、前記ドレイン領域内の、各前記Ｐ＋型領域の前記ボディ領域と反対側の位置にさらに形成されている請求項１に記載の半導体装置。
【請求項６】
前記帯電膜は、窒化膜である請求項１に記載の半導体装置。
【請求項７】
前記半導体基板を備える請求項１から６のいずれかに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、サイリスタ動作するように構成されたＬＤＭＯＳＦＥＴ（半導体装置）がある。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００２－１０１２７号公報
【０００５】
［概要］
特許文献１で開示されている半導体装置は、リーク電流の抑制に関して、さらなる検討の余地があった。
【０００６】
本明細書中に開示されている半導体装置は、ドレイン領域と、ボディ領域と、Ｎ＋型ソース領域と、Ｎ＋型ドレインコンタクト領域と、Ｐ＋型領域と、ドレイン電極と、ソース電極と、ゲート電極と、帯電膜と、抵抗層と、を備える。ドレイン領域は、半導体基板上に形成されたＮ型半導体層である。ボディ領域は、ドレイン領域内に形成されたＰ型半導体領域である。Ｎ＋型ソース領域は、ボディ領域内に形成されている。Ｎ＋型ドレインコンタクト領域は、ドレイン領域表面に形成されている。Ｐ＋型領域は、ドレイン領域内に、Ｎ＋型ソース領域に沿ってＮ＋型ドレインコンタクト領域と交互に並ぶように複数形成され、Ｎ＋型ドレインコンタクト領域と同電位になるように電気的に接続されている。ドレイン電極は、Ｎ＋型ドレインコンタクト領域にコンタクトするように構成されている。ソース電極は、Ｎ＋型ソース領域にコンタクトするように構成されている。ゲート電極は、ボディ領域表面にゲート絶縁膜を介してコンタクトするように構成されている。帯電膜は、ドレイン電極、ソース電極、およびゲート電極以外の領域のうち、少なくとも各Ｐ＋型領域からボディ領域までの間の領域の表面を覆っている。抵抗層は、ドレイン領域内の、少なくとも各Ｐ＋型領域とボディ領域との間に形成され、Ｎ＋型ドレインコンタクト領域よりも不純物濃度が低い。
【図面の簡単な説明】
【０００７】
図１は、比較例の半導体装置１０の構造を示す平面図である。
図２は、図１で示したＡ－Ａ断面線に沿って半導体装置１０を切断した半導体装置１０の切断面を示す断面図である。
図３は、比較例の半導体装置１０の変形例を示す断面図である。
図４は、本開示の実施形態に係る半導体装置１の構成を示す図である。
図５は、図４で示したＢ－Ｂ断面線に沿って半導体装置１を切断した半導体装置１の切断面を示す断面図である。
図６は、本開示の実施形態に係る半導体装置１の変形例を示す断面図である。
【０００８】
［詳細な説明］
＜比較例の半導体装置１０について＞
先ず、半導体装置１０について、本開示の半導体装置１の比較例として説明する。次いで、比較例の問題点を説明し、その後に本開示の半導体装置１０について説明する。なお、比較例の半導体装置１０と本開示の半導体装置１とは、互いに共通する構成を備えている。このため、後の本開示の半導体装置１についての説明では、比較例の半導体装置１０と共通する部分について半導体装置１０と同一の符号を付して説明を省略し、半導体装置１０と異なる部分についてのみ説明する。
【０００９】
図１は、比較例の半導体装置１０の構造を示す平面図である。図２は、図１で示したＡ－Ａ断面線に沿って半導体装置１０を切断した半導体装置１０の切断面を示す断面図である。
【００１０】
半導体装置１０は、Ｎチャネル型のＬＤＭＯＳＦＥＴ[Laterally Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor]である。図１、図２に示すように半導体装置１０は、半導体基板１１と、ドレイン領域１３と、Ｎ－ウェル１４と、ボディ領域１５と、Ｎ＋型ソース領域１６と、Ｐ＋型領域１７と、Ｎ＋型ドレインコンタクト領域１８と、Ｐ＋型領域１９と、チャネル領域２０と、を備えている。また半導体装置１０は、ドレイン電極２２と、ソース電極２３と、ゲート電極２１と、帯電膜ｆ１と、を備えている。
（【００１１】以降は省略されています）

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