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公開番号2025149607
公報種別公開特許公報(A)
公開日2025-10-08
出願番号2024050357
出願日2024-03-26
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 23/50 20060101AFI20251001BHJP(基本的電気素子)
要約【課題】絶縁破壊の発生を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置A1は、第1半導体素子11と、第2半導体素子12と、第1リード31と、第2リード32と、第1ワイヤ41と、バンプ積層体2と、を備える。第1リード31は、第1半導体素子11と電気的に接続されている。第2リード32は、第2半導体素子12と電気的に接続され且つ第1リード31から離隔している。第1ワイヤ41は、第1半導体素子11と第2半導体素子12とを電気的に接続する。バンプ積層体2は、複数のバンプ21が第1半導体素子11の厚さ方向において積み重なって構成されている。第1ワイヤ41は、前記厚さ方向に見て、第1半導体素子11と重なる第1端部411と、第2半導体素子12と重なる第2端部412と、を有する。バンプ積層体2は、第1半導体素子11と第1端部411の間、または、第2半導体素子12と第2端部412の間に位置している。
【選択図】図8
特許請求の範囲【請求項１】
第１半導体素子と、
第２半導体素子と、
前記第１半導体素子と電気的に接続された第１リードと、
前記第２半導体素子と電気的に接続され且つ前記第１リードから離隔した第２リードと、
前記第１半導体素子と前記第２半導体素子とを電気的に接続する第１ワイヤと、
複数のバンプが前記第１半導体素子の厚さ方向において積み重なって構成された少なくとも１つのバンプ積層体と、を備え、
前記第１ワイヤは、前記厚さ方向に見て、前記第１半導体素子と重なる第１端部と、前記第２半導体素子と重なる第２端部と、を有し、
前記少なくとも１つのバンプ積層体は、前記第１半導体素子と前記第１端部の間、または、前記第２半導体素子と前記第２端部の間に位置している、半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記少なくとも１つのバンプ積層体は、前記第２半導体素子および前記第２端部に接合されており、
前記第２端部は、前記厚さ方向において、前記第１端部と異なる位置にある、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体素子は、パッドを有し、
前記少なくとも１つのバンプ積層体は、第１バンプ、第２バンプ、および第３バンプを含み、
前記第１バンプは、前記パッドに接し、
前記第２バンプは、前記第１バンプに接し、
前記第３バンプは、前記第２バンプおよび前記第２端部に接し、
前記厚さ方向に見て、前記第１バンプは前記第２バンプを包囲し、前記第２バンプは前記第３バンプを包囲している、請求項２に記載の半導体装置。
【請求項４】
前記少なくとも１つのバンプ積層体は、前記第１半導体素子および前記第１端部に接合されており、
前記第１端部は、前記厚さ方向において、前記第２端部と異なる位置にある、請求項１に記載の半導体装置。
【請求項５】
前記少なくとも１つのバンプ積層体は、第１バンプ積層体および第２バンプ積層体を含み、
前記第１バンプ積層体は、前記第１半導体素子および前記第１端部に接合されており、
前記第２バンプ積層体は、前記第２半導体素子および前記第２端部に接合されており、
前記第１バンプ積層体の前記複数のバンプの積層数は、前記第１バンプ積層体の前記複数のバンプの積層数より多く、前記第１端部は、前記厚さ方向において、前記第２端部と異なる位置にある、請求項１に記載の半導体装置。
【請求項６】
前記第１半導体素子に接続された第２ワイヤをさらに備え、
前記第２ワイヤは、前記第１半導体素子に接合された第３端部と、前記第３端部とは反対側の第４端部とを有し、
前記第２端部の水平面とのなす内角は、前記第４端部の水平面とのなす内角より大きい、請求項１に記載の半導体装置。
【請求項７】
前記第１リードは、前記第１半導体素子が搭載された第１アイランド部を含み、
前記第２リードは、前記第２半導体素子が搭載された第２アイランド部を含み、
前記第１アイランド部は、前記厚さ方向に直交する第１方向に見て、前記第２アイランド部と重なる、請求項６に記載の半導体装置。
【請求項８】
前記第１リードおよび前記第２リードを覆う封止樹脂をさらに備え、
前記第１リードは、前記封止樹脂に覆われた被覆部および前記封止樹脂から露出し且つ前記被覆部に繋がる露出部を含み、
前記被覆部は、前記第１アイランド部および前記第１アイランド部に繋がる１つ以上の第１端子部を含み、
前記１つ以上の第１端子部は、前記露出部に繋がる、請求項７に記載の半導体装置。
【請求項９】
前記１つ以上の第１端子部の数は２つであり、
前記第１アイランド部は、前記第１方向に離隔した２つの端縁を含み、
前記２つの端縁の各々には、前記２つの第１端子部のうちの一方が接続されている、請求項８に記載の半導体装置。
【請求項１０】
前記第１半導体素子に電気的に接続された第３半導体素子と、
前記第２半導体素子に電気的に接続された第４半導体素子と、をさらに備え、
前記第３半導体素子は、前記第１リードに支持されており、
前記第４半導体素子は、前記第２リードに支持されており、
前記第２ワイヤの前記第４端部は前記第３半導体素子に接合されている、請求項６に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
電気自動車または家電機器には、インバータ装置が用いられている。インバータ装置は、たとえば半導体装置と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子とを備える。当該半導体装置は、制御素子および駆動素子を含む。前記インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、前記半導体素子の制御素子に入力されると、制御素子によってＰＷＭ（Pulse Width Modulation）制御信号に変換される。変換された制御信号は、前記半導体素子の駆動素子に伝送される。駆動素子は、ＰＷＭ制御信号に基づき、複数のスイッチング素子の駆動を制御する。複数のスイッチング素子が例えば６つのスイッチング素子である場合、直流電力からモータ駆動用の三相交流電力が生成される。このように、電気自動車または家電機器は、インバータ装置を介して制御される。
【０００３】
前記半導体装置において、上記した制御素子に供給される電源電圧は低電圧（例えば、５Ｖ）であるのに対して、上記した駆動素子に供給される電源電圧は高電圧（例えば、６００Ｖ以上）である場合がある。従来、電源電圧が異なる複数の素子間では、信号を伝達する手段として、絶縁素子が用いられている。たとえば、特許文献１には、絶縁素子を備える半導体装置の一例として、インテリジェントパワーモジュールが開示されている。当該モジュールは、制御回路と、絶縁トランスと、アーム回路（上アームまたは下アーム）と、を備える。絶縁トランスは、制御回路およびアーム回路の間の信号を伝送する。制御回路は、ＣＰＵ、あるいはＣＰＵが搭載されたシステムＬＳＩを含む。アーム回路は、ゲートドライバＩＣを含む。制御回路のＣＰＵは、ゲートドライブ用ＰＷＭ信号を生成する。ゲートドライブ用ＰＷＭ信号は、スイッチング素子の導通または非導通を制御する。ゲートドライブ用ＰＷＭ信号は、絶縁トランスを介して、絶縁環境においてアーム回路に伝送される。アーム回路のゲートドライバＩＣは、ゲートドライブ用ＰＷＭ信号に基づいてゲート信号を生成する。ゲート信号は、スイッチング素子の制御端子に伝送され、スイッチング素子にスイッチング動作を行わせる。
【先行技術文献】
【特許文献】
【０００４】
特開２００９－４９０３５号公報
【０００５】
［概要］
電源電圧が異なる複数の素子を一つのパッケージ内に搭載する半導体装置は、絶縁破壊が生じるおそれがある。このような半導体デバイスは、１つのパッケージ内に混在する高電圧部と低電圧部の電位差が大きい場合に絶縁破壊が発生しやすい傾向がある。絶縁破壊は半導体装置を故障させる原因であり、半導体装置の信頼性を低下させる。
【０００６】
本開示は、従来より改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記した事情に鑑み、絶縁破壊の発生を低減することが可能な半導体装置を提供することを一の課題とする。
【０００７】
本開示の第１の側面によって提供される半導体装置は、第１半導体素子と、第２半導体素子と、第１リードと、第２リードと、第１ワイヤと、バンプ積層体と、を備える。前記第１リードは、前記第１半導体素子と電気的に接続されている。前記第２リードは、前記第２半導体素子と電気的に接続され且つ前記第１リードから離隔している。前記第１ワイヤは、前記第１半導体素子と前記第２半導体素子とを電気的に接続する。前記バンプ積層体は、複数のバンプが前記第１半導体素子の厚さ方向において積み重なって構成されている。前記第１ワイヤは、前記厚さ方向に見て、前記第１半導体素子と重なる第１端部と、前記第２半導体素子と重なる第２端部と、を有する。前記バンプ積層体は、前記第１半導体素子と前記第１端部の間、または、前記第２半導体素子と前記第２端部の間に位置している。
【０００８】
上記構成によれば、絶縁破壊の発生を低減することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
図１は、本開示の第１実施形態に係る半導体装置を示す平面図である。
図２は、図１の平面図において、封止樹脂を想像線で示した図である。
図３は、本開示の第１実施形態に係る半導体装置を示す正面図である。
図４は、本開示の第１実施形態に係る半導体装置を示す右側面図である。
図５は、本開示の第１実施形態に係る半導体装置を示す左側面図である。
図６は、図２のＶＩ－ＶＩ線に沿った断面の断面図である。
図７は、図２のＶＩＩ－ＶＩＩ線に沿った断面の断面図である。
図８は、図７の一部を拡大した断面図である。
図９は、本開示の第１実施形態に係る半導体素子を示す断面図である。
図１０は、本開示の第１実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。
図１１は、図１０に示す製造方法の一工程を示す平面図である。
図１２は、図１０に示す製造方法の一工程を示す平面図である。
図１３は、図１０に示す製造方法の一工程を示す平面図である。
図１４は、図１０に示す製造方法の一工程を示す平面図である。
図１５は、図１０に示す製造方法の一工程を示す平面図である。
図１６は、図１０に示す製造方法の一工程を示す断面図である。
図１７は、図１０に示す製造方法の一工程を示す平面図である。
図１８は、本開示の第１実施形態に係る半導体装置の断面図である。
図１９は、本開示の第１実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図２０は、本開示の第１実施形態の第２変形例を示す平面図であって、封止樹脂を想像線で示す。
図２１は、本開示の第２実施形態に係る半導体装置を示す断面図である。
図２２は、本開示の第２実施形態に係る半導体装置の一部を示す断面図である。
図２３は、本開示の第２実施形態の第１変形例に係る半導体装置を示す断面図である。
図２４は、本開示の第２実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図２５は、本開示の第３実施形態に係る半導体装置を示す平面図であって、封止樹脂を想像線で示す。
図２６は、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面の一部を示す断面図である。
図２７は、本開示の第４実施形態に係る半導体装置を示す平面図であって、封止樹脂を想像線で示す。
図２８は、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面の一部を示す断面図である。
図２９は、本開示の半導体装置を備えた車両の概要図である。
【００１０】
[詳細な説明]
本開示の半導体装置、半導体装置の設計方法および半導体装置の製造方法の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素には、同じ符号を付して重複する説明を省略する。
（【００１１】以降は省略されています）

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