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公開番号2025159141
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2025135698,2021155630
出願日2025-08-18,2021-09-24
発明の名称半導体素子、半導体回路、半導体装置、モータシステム、電気機器、及びプリンタ
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H10D 89/00 20250101AFI20251009BHJP()
要約【課題】レイアウトの工夫によって、実装面積の増大を抑制しつつ、電流オフ動作時のラッチアップ発生を抑制することができる半導体素子を提供する。
【解決手段】半導体素子は、第1導電型の半導体基板(S1)上に互いに離間して形成された第1から第4トランジスタ形成領域(1,2,3,4,)と、前記第1トランジスタ形成領域(2)と前記第2トランジスタ形成領域(3)の間に形成されかつ前記半導体基板よりも不純物濃度が高い第1導電型の第1不純物領域(R1)と、前記第3トランジスタ形成領域(4)と前記第4トランジスタ形成領域(1)の間に形成されかつ前記半導体基板よりも不純物濃度が高い第1導電型の第2不純物領域と、を含み、前記第1から第4トランジスタ形成領域は、第1方向(X方向)に並んで配置されている。
【選択図】図4
特許請求の範囲【請求項１】
第１導電型の半導体基板上に互いに離間して形成された第１から第４トランジスタ形成領域と、
前記第１トランジスタ形成領域と前記第２トランジスタ形成領域の間に形成されかつ前記半導体基板よりも不純物濃度が高い第１導電型の第１不純物領域と、
前記第３トランジスタ形成領域と前記第４トランジスタ形成領域の間に形成されかつ前記半導体基板よりも不純物濃度が高い第１導電型の第２不純物領域と、を含み、
前記第１から第４トランジスタ形成領域は、第１方向に並んで配置されている、半導体素子。
続きを表示（約 860 文字）【請求項２】
前記第１トランジスタ形成領域と前記第２トランジスタ形成領域の間には前記第３トランジスタ形成領域または記第４トランジスタ形成領域のどちらか一方が配置されている、請求項１に記載の半導体素子。
【請求項３】
前記第１不純物領域及び前記第２不純物領域はグラウンド電圧の印加端である、請求項１に記載の半導体素子。
【請求項４】
前記第１から第４トランジスタ形成領域の各々は第２導電型の第２領域および前記第２領域内に形成された第１導電型の第１領域を含む、請求項３に記載の半導体素子。
【請求項５】
前記第１から第４トランジスタ形成領域の各々の前記第２領域上に形成された第１電極、前記第２領域上に形成された第２電極を含む、請求項１に記載の半導体素子。
【請求項６】
前記第２トランジスタ形成領域の第１電極と前記第１トランジスタ形成領域の第２電極が負荷に接続可能に構成された、請求項５に記載の半導体素子。
【請求項７】
前記第２トランジスタ形成領域の第２電極は電源電圧の印加端であり、前記第１トランジスタ形成領域の第１電極はグラウンド電圧の印加端である、請求項５に記載の半導体素子。
【請求項８】
前記第３トランジスタ形成領域の第１電極と前記第４トランジスタ形成領域の第２電極が負荷に接続可能に構成された、請求項５に記載の半導体素子。
【請求項９】
前記第３トランジスタ形成領域の第２電極は電源電圧の印加端であり、前記第４トランジスタ形成領域の第１電極はグラウンド電圧の印加端である、請求項５に記載の半導体素子。
【請求項１０】
第１相ハーフブリッジ回路と、第２相ハーフブリッジ回路とを備え、
前記第１相ハーフブリッジ回路及び前記第２相ハーフブリッジ回路は、請求項１から５のいずれか一項に記載の半導体素子から構成される、半導体回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、半導体素子、半導体回路、半導体装置、モータシステム、電気機器、及びプリンタに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来、ブリッジ出力段を用いてモータの駆動電流を生成するモータ駆動回路が様々なアプリケーションで利用されている。モータ駆動回路に設けられるブリッジ出力段としては、Ｈブリッジ出力段、３相ブリッジ出力段などがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１８９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的なモータ駆動回路では、モータの励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、意図しないラッチアップを生じるおそれがあった。
【０００５】
特許文献１の段落００７６では、レイアウトの工夫によるラッチアップの解消策として、（i）第１相ハイサイドトランジスタと第２相ローサイドトランジスタとの素子間距離を広げるレイアウト、（ii）第１相ハイサイドトランジスタと第２相ローサイドトランジスタとの間に素子分離部を埋設するレイアウト、（iii）電源電圧が印加されたｎ型ウェルとグラウンド電圧が印加されたｐ型ウェルを形成して第２相ローサイドトランジスをフローティング構造とするレイアウト、を例示している。しかしながら、上記（i）～（iii）のラッチアップ解消策では、実装面積の増大を招くというデメリットがある。
【０００６】
本明細書中に開示されているモータ駆動回路は、第１相ハーフブリッジ回路と、第２相ハーフブリッジ回路と、を備える。前記第１相ハーフブリッジ回路は、第１端に第１電圧が印加されるように構成される第１相ハイサイドＦＥＴと、第１端に前記第１相ハイサイドＦＥＴの第２端が接続され、第２端に前記第１電圧より低い第２電圧が印加されるように構成される第１相ローサイドＦＥＴと、を備える。前記第２相ハーフブリッジ回路は、第１端に前記第１電圧が印加されるように構成される第２相ハイサイドＦＥＴと、第１端に前記第２相ハイサイドＦＥＴの第２端が接続され、第２端に前記第２電圧が印加されるように構成される第２相ローサイドＦＥＴと、を備える。前記第１相ハイサイドＦＥＴと前記第２相ローサイドＦＥＴとの間に、前記第１相ローサイドＦＥＴ又は前記第２相ハイサイドＦＥＴが配置される。前記第１相ローサイドＦＥＴと前記第２相ハイサイドＦＥＴとの間に、前記第２相ローサイドＦＥＴ又は前記第１相ハイサイドＦＥＴが配置される。
【０００７】
本明細書中に開示されているモータシステムは、モータと、前記モータを駆動するように構成される上記構成のモータ駆動回路と、を備える。
【０００８】
本明細書中に開示されている電気機器は、上記構成のモータシステムを備える。
【発明の効果】
【０００９】
本明細書中に開示されているモータ駆動回路、モータシステム、及び電気機器によれば、レイアウトの工夫によって、実装面積の増大を抑制しつつ、電流オフ動作時のラッチアップ発生を抑制することができる。
【図面の簡単な説明】
【００１０】
図１は、第１実施形態に係るモータ駆動回路の構成を示す図である。
図２は、Ｎチャネル型ＦＥＴ及びＰチャネル型ＦＥＴの縦構造を示す図である。
図３は、寄生ＰＮＰトランジスタＱ１及び寄生ＮＰＮトランジスタＱ２によって構成されるサイリスタを示す図である。
図４は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴの第１レイアウト例を示す図である。
図５は、第１レイアウト例における配線パターンの一例を示す図である。
図６は、第１レイアウト例における配線パターンの他の例を示す図である。
図７は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴの第２レイアウト例を示す図である。
図８は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴの第３レイアウト例を示す図である。
図９は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴの第４レイアウト例を示す図である。
図１０は、第２実施形態に係るモータ駆動回路の構成を示す図である。
図１１は、Ｎチャネル型ＦＥＴの縦構造を示す図である。
図１２は、モータシステムのブロック図である。
図１３は、プリンタの外観斜視図である。
図１４は、変形例に係るに係るモータ駆動回路の構成を示す図である。
図１５は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴのレイアウト例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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