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公開番号2025177305
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2024083991
出願日2024-05-23
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H10D 1/68 20250101AFI20251128BHJP()
要約【課題】大容量を有することが可能なキャパシタを備えた半導体装置を提供する。
【解決手段】
本開示の半導体装置は、主導電領域DT0と、第1導電領域DT1と、第2導電領域DT2と、第1の第1側誘電体層(第1内側誘電体層D11)と、第2の第1側誘電体層(第2内側誘電体層D12)と、第1の第2側誘電体層(第1外側誘電体層D21)と、第2の第2側誘電体層(第2外側誘電体層D22)と、を備えている。主トレンチは、エピタキシャル半導体層1Dの表面から下地エピタキシャル半導体層1Bを貫通する深さまで延び、主導電領域DT0は、半導体基板1Aに電気的に接続され、第1トレンチ及び第2トレンチは、それぞれエピタキシャル半導体層1Dの表面から下地エピタキシャル半導体層1Bに到達する深さまで延び、第1導電領域DT1及び第2導電領域DT2は、下地エピタキシャル半導体層1Bとは電気的に絶縁されている。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板上に順次積層された下地エピタキシャル半導体層、埋込半導体層、及び、エピタキシャル半導体層を備え、
平面視において、
主トレンチと、
前記主トレンチの第１側に形成された第１トレンチと、
前記主トレンチの第２側に形成された第２トレンチと、
前記第１トレンチの第１側に形成された第１シンカー領域と、
前記第２トレンチの第２側に形成された第２シンカー領域と、
を備え、
前記主トレンチ内に埋め込まれた主導電領域と、
前記第１トレンチ内に埋め込まれた第１導電領域と、
前記第２トレンチ内に埋め込まれた第２導電領域と、
前記主導電領域と前記第１導電領域との間に設けられた第１の第１側誘電体層と、
前記第１導電領域と前記第１シンカー領域との間に設けられた第２の第１側誘電体層と、
前記主導電領域と前記第２導電領域との間に設けられた第１の第２側誘電体層と、
前記第２導電領域と前記第２シンカー領域との間に設けられた第２の第２側誘電体層と、
を備え、
前記主トレンチは、前記エピタキシャル半導体層の表面から前記下地エピタキシャル半導体層を貫通する深さまで延び、前記主導電領域は、前記半導体基板に電気的に接続され、
前記第１トレンチ及び前記第２トレンチは、それぞれ前記エピタキシャル半導体層の表面から前記下地エピタキシャル半導体層に到達する深さまで延び、前記第１導電領域及び前記第２導電領域は、前記下地エピタキシャル半導体層とは電気的に絶縁されている、
半導体装置。
続きを表示（約 1,600 文字）【請求項２】
前記主導電領域に電気的に接続された主電極と、
前記第１導電領域に電気的に接続された第１電極と、
前記第２導電領域に電気的に接続された第２電極と、
前記第１シンカー領域に電気的に接続された第１シンカー用電極と、
前記第２シンカー領域に電気的に接続された第２シンカー用電極と、
を備える、
請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の導電型は第１導電型であり、
前記下地エピタキシャル半導体層の導電型は第１導電型であり、
前記埋込半導体層の導電型は第２導電型であり、
前記エピタキシャル半導体層の導電型は第２導電型である、
請求項１に記載の半導体装置。
【請求項４】
前記第１シンカー領域の導電型は、第１導電型であり、
前記第２シンカー領域の導電型は、第１導電型である、
請求項３に記載の半導体装置。
【請求項５】
前記第１シンカー領域の不純物濃度Ｃ
Ｓ１
及び前記第２シンカー領域の不純物濃度Ｃ
Ｓ２
は、以下の関係：
１×１０
１５
ｃｍ
－３
≦Ｃ
Ｓ１
≦１×１０
１９
ｃｍ
－３
、
１×１０
１５
ｃｍ
－３
≦Ｃ
Ｓ２
≦１×１０
１９
ｃｍ
－３
、
を満たす、
請求項４に記載の半導体装置。
【請求項６】
前記エピタキシャル半導体層内に形成されたデバイスを更に備え、
平面視において、前記主トレンチは、環状であり、前記デバイスを囲み、
前記第１側は内側であり、前記第２側は外側であり、
前記デバイスは、第１導電型の半導体ウエル領域内に形成された電界効果トランジスタを備えており、
前記半導体ウエル領域と前記第１シンカー領域との間の最短距離ＤＸは、以下の関係：２μｍ≦ＤＸ≦１０μｍを満たす、
請求項５に記載の半導体装置。
【請求項７】
前記エピタキシャル半導体層内に形成されたデバイスを更に備え、
平面視において、前記主トレンチは、環状であり、前記デバイスを囲み、
前記第１側は内側であり、前記第２側は外側である、
請求項１に記載の半導体装置。
【請求項８】
平面視において、前記第１トレンチは、前記デバイスを囲んでいる、
請求項７に記載の半導体装置。
【請求項９】
平面視において、前記第２トレンチは、前記主トレンチを囲んでいる、
請求項８に記載の半導体装置。
【請求項１０】
前記主導電領域、前記第１導電領域、及び、前記主導電領域と前記第１導電領域との間に挟まれた前記第１の第１側誘電体層は、第１の第１側キャパシタを構成し、
前記第１導電領域、前記第１シンカー領域、及び、前記第１導電領域と前記第１シンカー領域との間に挟まれた前記第２の第１側誘電体層は、第２の第１側キャパシタを構成し、
前記主導電領域、前記第２導電領域、及び、前記主導電領域と前記第２導電領域との間に挟まれた前記第１の第２側誘電体層は、第１の第２側キャパシタを構成し、
前記第２導電領域、前記第２シンカー領域、及び、前記第２導電領域と前記第２シンカー領域との間に挟まれた前記第２の第２側誘電体層は、第２の第２側キャパシタを構成し、
前記第２の第１側キャパシタ、前記第１の第１側キャパシタ、前記第１の第２側キャパシタ、及び、前記第２の第２側キャパシタは、電気的に直列に接続されている、
請求項１～請求項９のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１は、ディープ・トレンチ・アイソレーション（ＤＴＩ）構造を含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２２／１５３６９３号
【０００４】
［概要］
本開示は、大容量を有することが可能なキャパシタを備えた半導体装置を提供する。
【０００５】
本開示の半導体装置は、半導体基板上に順次積層された下地エピタキシャル半導体層、埋込半導体層、及び、エピタキシャル半導体層を備え、平面視において、主トレンチと、前記主トレンチの第１側に形成された第１トレンチと、前記主トレンチの第２側に形成された第２トレンチと、前記第１トレンチの第１側に形成された第１シンカー領域と、前記第２トレンチの第２側に形成された第２シンカー領域と、を備え、前記主トレンチ内に埋め込まれた主導電領域と、前記第１トレンチ内に埋め込まれた第１導電領域と、前記第２トレンチ内に埋め込まれた第２導電領域と、前記主導電領域と前記第１導電領域との間に設けられた第１の第１側誘電体層と、前記第１導電領域と前記第１シンカー領域との間に設けられた第２の第１側誘電体層と、前記主導電領域と前記第２導電領域との間に設けられた第１の第２側誘電体層と、前記第２導電領域と前記第２シンカー領域との間に設けられた第２の第２側誘電体層と、を備え、前記主トレンチは、前記エピタキシャル半導体層の表面から前記下地エピタキシャル半導体層を貫通する深さまで延び、前記主導電領域は、前記半導体基板に電気的に接続され、前記第１トレンチ及び前記第２トレンチは、それぞれ前記エピタキシャル半導体層の表面から前記下地エピタキシャル半導体層に到達する深さまで延び、前記第１導電領域及び前記第２導電領域は、前記下地エピタキシャル半導体層とは電気的に絶縁されている。
【図面の簡単な説明】
【０００６】
図１は、半導体チップの平面図である。
図２は、第１例に係るデバイス領域の平面図である。
図３は、第２例に係るデバイス領域の平面図である。
図４は、図２に示したデバイス領域のＡ－Ａ矢印断面図（図４（Ａ））及び回路図（図４（Ｂ））である。
図５は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図６は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図７は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図８は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図９は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図１０は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図１１は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図１２は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図１３は、半導体装置の製造方法を説明するための半導体装置の縦断面構成を示す図である。
図１４は、一例に係るデバイスの縦断面構成を示す図である。
【０００７】
［詳細な説明］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【０００８】
図１は、半導体チップの平面図である。
【０００９】
半導体チップ１００（半導体装置）は、直方体形状を有している。半導体チップ１００は、一方側に第１主面３を備えている。第１主面３の反対側には、裏面が位置する。半導体チップ１００は第１主面３と裏面を接続する第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃ、第４側面５Ｄを有している。半導体チップ１００の厚み方向をＺ軸方向とし、Ｚ軸に垂直な方向をＸ軸方向とし、Ｚ軸及びＸ軸の双方に垂直な方向をＹ軸方向とする。なお、半導体チップ１００の深さ方向をＺ軸の正方向とし、Ｚ軸の負方向は半導体基板の裏面から第１主面３（上面）に向かう方向を示すものとする。
【００１０】
第１主面３及び裏面は、それぞれＺ軸に垂直である。第１主面３の法線方向（Ｚ軸方向）からみた第１主面３の平面形状（平面視の形状）は長方形（四角形）である。半導体基板の裏面の平面視の形状は長方形（四角形）である。平面視において長方形の対向する二辺を構成する第１側面５Ａ及び第２側面５Ｂは、それぞれＸ軸方向に沿って延びている。平面視において長方形の対向する他の二辺を構成する第３側面５Ｃ及び第４側面５Ｄは、それぞれＹ軸方向に沿って延びている。これらの隣接する側面は平面視において直交しているが、直交以外の角度で交差することもできる。
（【００１１】以降は省略されています）

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