特許ウォッチ

公開番号2025155626
公報種別公開特許公報(A)
公開日2025-10-14
出願番号2024176292
出願日2024-10-08
発明の名称縦型ホール素子
出願人エイブリック株式会社
代理人
主分類H10N 52/00 20230101AFI20251002BHJP()
要約【課題】オフセット電圧を高い精度で除去することができる縦型ホール素子の提供。
【解決手段】P型半導体基板10の表面に形成されている縦型ホール素子100は、P型半導体基板10の表面に形成されているN型エピタキシャル層30と、N型エピタキシャル層30の表面に配置され、電極111～115で形成されている電極群110と、N型エピタキシャル層30に配置され、電極群110から離間した外周にリング状に配置されているP型ウェル層50と、P型ウェル層50の上面に沿って絶縁膜60を介して形成されている外周電極120と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型の半導体基板の表面に形成されている縦型ホール素子であって、
前記半導体基板の表面に形成されている第２導電型の不純物拡散層と、
前記不純物拡散層の表面に配置され、３つ以上の電極で形成されている電極群と、
前記不純物拡散層に配置され、前記電極群から離間した外周にリング状に配置されている第１導電型のウェル層と、
前記ウェル層の上面に沿って絶縁膜を介して形成されている外周電極と、
を有することを特徴とする縦型ホール素子。
続きを表示（約 370 文字）【請求項２】
前記外周電極は、所定の電圧が印加可能である請求項１に記載の縦型ホール素子。
【請求項３】
前記外周電極は、前記ウェル層の内周部側の前記不純物拡散層の上方に覆うように形成されている請求項１に記載の縦型ホール素子。
【請求項４】
前記外周電極は、前記絶縁膜の溝部に形成されている請求項１に記載の縦型ホール素子。
【請求項５】
前記ウェル層の内周部が前記電極群の外周部から一定の距離に位置する請求項１に記載の縦型ホール素子。
【請求項６】
前記不純物拡散層は、深くなるにつれて不純物濃度が高くなる請求項１に記載の縦型ホール素子。
【請求項７】
平面視すると、前記電極群が直線上に配置されている請求項１から６のいずれかに記載の縦型ホール素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、縦型ホール素子に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
ホール素子は、半導体基板の表面に容易に形成でき、磁気センサとして非接触での位置検知、角度検知が可能であることから様々な用途に用いられている。
ホール素子のなかでも、半導体基板の表面に対して垂直な磁界成分を検出する横型ホール素子が一般的に良く知られているが、半導体基板の表面に対して平行な磁界成分を検出する縦型ホール素子についても各種提案されている。
【０００３】
たとえば、基板内部を電気的に区画する拡散層のｐｎ接合側に近接する基板表面において選択的に高濃度の領域を形成することにより、素子感度のばらつきを抑制しつつ、検出精度を高く維持できる縦型ホール素子が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２００６－１４７７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの側面では、オフセット電圧を高い精度で除去することができる縦型ホール素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態における縦型ホール素子は、
第１導電型の半導体基板の表面に形成されている縦型ホール素子であって、
前記半導体基板の表面に形成されている第２導電型の不純物拡散層と、
前記不純物拡散層の表面に配置され、３つ以上の電極で形成されている電極群と、
前記不純物拡散層に配置され、前記電極群から離間した外周にリング状に配置されている第１導電型のウェル層と、
前記ウェル層の上面に沿って絶縁膜を介して形成されている外周電極と、
を有する。
【発明の効果】
【０００７】
本発明の一つの側面によれば、オフセット電圧を高い精度で除去することができる縦型ホール素子を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、本発明の第１の実施形態における縦型ホール素子を示す概略平面図である。
図２は、図１のII－II線に沿った概略断面図である。
図３は、第１の実施形態における縦型ホール素子の動作を示す説明図である。
図４は、第１の実施形態における縦型ホール素子の動作を示す説明図である。
図５は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略平面図である。
図６は、図５のVI－VI線に沿った概略断面図である。
図７は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略平面図である。
図８は、図７のVIII－VIII線に沿った概略断面図である。
図９は、本実施形態の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略平面図である。
図１０は、図９のIX－IX線に沿った概略断面図である。
図１１は、従来の縦型ホール素子においてスピニングカレント法のフェーズ１で発生する空乏層及び電流経路を示す概略平面図である。
図１２は、従来の縦型ホール素子においてスピニングカレント法のフェーズ２で発生する空乏層及び電流経路を示す概略平面図である。
図１３は、従来の縦型ホール素子においてスピニングカレント法のフェーズ３で発生する空乏層及び電流経路を示す概略平面図である。
図１４は、従来の縦型ホール素子においてスピニングカレント法のフェーズ４で発生する空乏層及び電流経路を示す概略平面図である。
図１５は、本発明の第２の実施形態における縦型ホール素子を示す概略断面図である。
図１６は、本発明の第３の実施形態における縦型ホール素子を示す概略断面図である。
図１７は、本発明の第４の実施形態における縦型ホール素子を示す概略断面図である。
【発明を実施するための形態】
【０００９】
本発明は、縦型ホール素子では、オフセット電圧が横型ホール素子よりも発生しやすく、一般によく知られているスピニングカレント法を用いてもオフセット電圧を高い精度で除去することが難しい、という知見に基づくものである。
【００１０】
具体的には、縦型ホール素子は、駆動電流を供給しホール電圧を検出する電極群が半導体基板に形成されている構造を有する。この縦型ホール素子は、半導体基板の垂直方向の構造が重要であるが半導体プロセスで幾何学的な対称性の高い構造を形成することが難しいこともあり、オフセット電圧が横型ホール素子よりも発生しやすい。オフセット電圧を除去する方法としてスピニングカレント法が知られており、各電極間での電流の流し方を４つのフェーズで変化させたときの出力電圧から補正値を算出することで、製造上のばらつき等による構造の非対称性に起因するオフセット電圧を除去できる。
（【００１１】以降は省略されています）

関連特許