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公開番号2025161448
公報種別公開特許公報(A)
公開日2025-10-24
出願番号2024064631
出願日2024-04-12
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H10D 30/65 20250101AFI20251017BHJP()
要約【課題】オン抵抗を低減可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置1は、第1導電型の半導体基板11と第1電型の半導体層12とを備え、半導体層は、トレンチゲート14と、第1導電型のソース領域15と、第2導電型のコンタクト領域16と、第2導電型のカラム領域17とを含み、半導体層には、複数のトレンチゲート14が、第1方向Xおよび第2方向Yそれぞれに沿って離散的に形成されており、ソース領域15は、トレンチゲート14に接しているとともに、トレンチゲート14を囲んでおり、コンタクト領域16は、第2方向Yに隣接するソース領域の間に位置しており、カラム領域17は、コンタクト領域16の半導体基板寄りの端部16aから半導体基板11に向けて延びている。
【選択図】図3
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に位置しており前記半導体基板と反対に位置する主面を有する第１導電型の半導体層と、
を備え、
前記半導体層は、
前記主面から前記半導体基板に向けて延びるトレンチ、前記トレンチの内面に形成されたゲート絶縁膜、および、前記ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極を有するトレンチゲートと、
前記主面に形成された第１導電型のソース領域と、
前記主面に形成された第２導電型のコンタクト領域と、
第２導電型のカラム領域と、
を含み、
前記半導体層には、複数の前記トレンチゲートが、前記半導体層の厚さ方向からみて互いに交差する第１方向および第２方向それぞれに沿って離散的に形成されており、
前記ソース領域は、前記トレンチゲートに接しているとともに、前記厚さ方向からみて前記トレンチゲートを囲んでおり、
前記コンタクト領域は、前記第２方向に隣接する前記ソース領域の間に位置しており、
前記カラム領域は、前記コンタクト領域の前記半導体基板寄りの端部から前記半導体基板に向けて延びている、
半導体装置。
続きを表示（約 330 文字）【請求項２】
前記ゲート電極は、第２導電型の半導体によって形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記第１方向において隣接する前記トレンチゲートの間は前記ソース領域で埋められている、
請求項１又２に記載の半導体装置。
【請求項４】
前記第１方向において隣接する前記トレンチゲートの間に位置する前記ソース領域の前記半導体基板寄りの端部は、前記半導体層に接している、
請求項１又は２に記載の半導体装置。
【請求項５】
前記第１方向に隣接する前記トレンチゲートの間隔は、０．１μｍ以上且つ０．６μｍ以下である、
請求項１又は２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には、半導体装置として、スーパージャンクション構造を有しておりｎチャネル型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）が開示されている。特許文献１に開示された半導体装置の一形態のセルの構造は、トレンチゲート構造である。特許文献２には、スーパージャンクションが形成されている、トレンチゲート型ＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－２２２７１０号公報
特開２０１３－１１５３８５号公報
【０００４】
［概要］
本開示の一実施形態は、オン抵抗を低減可能な半導体装置に関する。
【０００５】
本開示に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に位置しており前記半導体基板と反対に位置する主面を有する第１電型の半導体層と、を備え、前記半導体層は、前記主面から前記半導体基板に向けて延びるトレンチ、前記トレンチの内面に形成されたゲート絶縁膜、および、前記ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極を有するトレンチゲートと、前記主面に形成された第１導電型のソース領域と、前記主面に形成された第２導電型のコンタクト領域と、第２導電型のカラム領域と、を含み、前記半導体層には、複数の前記トレンチゲートが、前記半導体層の厚さ方向からみて互いに交差する第１方向および第２方向それぞれに沿って離散的に形成されており、前記ソース領域は、前記トレンチゲートに接しているとともに、前記厚さ方向からみて前記トレンチゲートを囲んでおり、前記コンタクト領域は、前記第２方向に隣接する前記ソース領域の間に位置しており、前記カラム領域は、前記コンタクト領域の前記半導体基板寄りの端部から前記半導体基板に向けて延びている。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体装置の一例の平面図である。
図２は、図１に示した半導体装置の内部構造を説明するための図面である。
図３は、図２のＩＩＩ－ＩＩＩ線に沿った断面構成の一例を説明するための模式図である。
図４は、図２のＩＶ―ＩＶ線に沿った断面構成の一例を説明するための模式図である。
図５は、図２のＶ―Ｖ線に沿った断面構成の一例を説明するための模式図である。
図６は、第１実施形態に係る半導体装置においてエピタキシャル層（半導体層）の主面上の構造の一例を説明するための図面である。
図７は、図６のＶＩＩ－ＶＩＩ線の位置からエピタキシャル層（半導体層）側をみた場合の平面図である。
図８は、図６のＶＩＩＩ－ＶＩＩＩ線の位置からエピタキシャル層（半導体層）側をみた場合の平面図である。
図９は、第２実施形態に係る半導体装置の一例の平面図である。
図１０は、半導体装置におけるエピタキシャル層（半導体層）の主面上の構造の他の例を説明するための図面である。
図１１は、図１０のＸＩ－ＸＩ線の位置からエピタキシャル層（半導体層）側をみた場合の平面図である。
【０００７】
［詳細な説明］
以下、図面を利用して、本開示に係る実施形態を説明する。各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面図である。半導体装置１は、ＭＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む。以下の説明では、半導体装置１が、ＭＩＳＦＥＴの一形態であるＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む場合を説明する。
【０００９】
半導体装置１は、例えば半導体スイッチングデバイスである。半導体装置１の外形は、例えば、図１に示すように、平面視略正方形のチップ状である。チップ状の半導体装置１のサイズは、厚さ方向およびそれに直交する２つの方向それぞれの長さが数ｍｍ程度のサイズである。半導体装置１の形状は、例示した形状に限定されない。
【００１０】
半導体装置１は、アクティブ領域２と、アクティブ領域２を取り囲む周辺領域３を有する。アクティブ領域２は、例えば、平面視において半導体装置１の中央部に配置されている。周辺領域３には、ガードリングが形成されていてもよい。
（【００１１】以降は省略されています）

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