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公開番号2025156756
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2024059377
出願日2024-04-02
発明の名称半導体装置の製造方法
出願人富士電機株式会社
代理人個人
主分類H10D 64/01 20250101AFI20251007BHJP()
要約【課題】良品率を向上させることができる半導体装置の製造方法を提供すること。
【解決手段】表面電極14を異なるタイミングで成膜した第1,2電極膜31,32の2層構造とする。第1電極膜31を表面電極14の製品厚さt10よりも薄い厚さt1で成膜して、第1電極膜31の表面に比較的サイズの大きい異物1aを起因とする凸欠陥を生じさせた後、第1電極膜31の表面の全面をレジスト膜で覆う。このレジスト膜には、第1電極膜31の表面の凸欠陥に起因するレジスト欠損部を意図的に生じさせる。そして、レジスト欠損部に露出する凸欠陥をエッチングして凹欠陥4aまたは比較的高さを低い凸部に変化させてから第2電極膜32を成膜する。凹欠陥4a内に異物1aが残存しても、異物1aの見かけ上の高さh3が低くなるため、第1電極膜31および異物1aは第2電極膜32で完全に覆われ、表面電極14の表面(第2電極膜32の表面)に凸欠陥は生じない。
【選択図】図8
特許請求の範囲【請求項１】
半導体ウエハの表面に第１電極膜を形成する第１工程と、
前記第１電極膜の表面をレジスト膜で覆い、前記第１電極膜の表面の凸欠陥に対応する部分で前記レジスト膜を途切れさせてレジスト欠損部を生じさせる第２工程と、
前記レジスト欠損部に露出する前記凸欠陥をエッチングする第３工程と、
前記第３工程の後、前記レジスト膜を除去する第４工程と、
前記第４工程の後、前記第１電極膜の表面に第２電極膜を形成して、前記第１電極膜および前記第２電極膜からなる表面電極を形成する第５工程と、
前記表面電極をパターニングする第６工程と、
を含むことを特徴とする半導体装置の製造方法。
続きを表示（約 660 文字）【請求項２】
前記第３工程では、前記凸欠陥を凹欠陥に変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程では、前記凸欠陥を前記凸欠陥よりも高さの低い凸部に変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記レジスト膜の厚さは、２．６μｍ以上３．２μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記レジスト膜の厚さは、３．０μｍ以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１電極膜の平坦な表面から前記凸欠陥の頂部までの高さは、４μｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１電極膜の厚さは、前記表面電極の厚さの１０％以上９０％以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１電極膜の厚さは、前記表面電極の厚さの５０％であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記表面電極の厚さは、４μｍ以上６μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記表面電極はアルミニウムを主成分とすることを特徴とする請求項１に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
この開示は、半導体装置の製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
従来、半導体装置の電極を、アルミニウム（Ａｌ）膜と、このアルミニウム膜を覆うはんだ接合用のニッケル（Ｎｉ）膜と、で形成することが公知である（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０６０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板の表面に異物が付着していると、アルミニウム膜が異物を覆うように形成され、アルミニウム膜に異物起因の凸欠陥が生じる。この凸欠陥近傍でアルミニウム膜の被覆性が悪くなり、アルミニウム膜にスリット（切れ目）が生じる。また、アルミニウム膜のパターニング時に用いるレジストマスクが凸欠陥で途切れ（段切れ）、レジスト欠損部に深さ方向にアルミニウム膜を貫通する凹欠陥が生じる。これらアルミニウム膜の金属欠損（スリット、凹欠陥）は半導体装置の不良の原因となる。
【０００５】
この開示は、良品率を向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この開示の一態様にかかる半導体装置の製造方法は、以下の通りである。半導体ウエハの表面に第１電極膜を形成する第１工程を行う。前記第１電極膜の表面をレジスト膜で覆い、前記第１電極膜の表面の凸欠陥に対応する部分で前記レジスト膜を途切れさせてレジスト欠損部を生じさせる第２工程を行う。前記レジスト欠損部に露出する前記凸欠陥をエッチングする第３工程を行う。前記第３工程の後、前記レジスト膜を除去する第４工程を行う。前記第４工程の後、前記第１電極膜の表面に第２電極膜を形成して、前記第１電極膜および前記第２電極膜からなる表面電極を形成する第５工程を行う。前記表面電極をパターニングする第６工程を行う。
【発明の効果】
【０００７】
本開示にかかる半導体装置の製造方法によれば、良品率を向上させることができるという効果を奏する。
【図面の簡単な説明】
【０００８】
実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。
半導体ウエハをおもて面側から見た状態を示す平面図である。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その１）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その２）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その３）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その４）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その５）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その６）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その１）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その２）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その３）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その４）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その５）。
実施の形態にかかる半導体装置の製造途中の別の状態を示す断面図である（その６）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その７）。
実施の形態にかかる半導体装置の製造途中の状態を示す断面図である（その８）。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
実施例および比較例の表面電極の形成途中の状態を模式的に示す断面図である。
実施の形態にかかる半導体装置の製造方法を適用して製造される半導体装置の構造例を示す断面図である。
レジスト膜の厚さと第１電極膜の表面の凸欠陥の凹欠陥変化率との関係を実験した結果を示す特性図である。
レジスト膜の厚さと第１電極膜の表面の凸欠陥の凹欠陥変化率との関係を実験した結果を示す特性図である。
レジスト膜の厚さと第１電極膜の表面の凸欠陥の凹欠陥変化率との関係を実験した結果を示す特性図である。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
参考例の半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
参考例の半導体装置の製造途中の別の状態を模式的に示す断面図である（その１）。
参考例の半導体装置の製造途中の別の状態を模式的に示す断面図である（その２）。
参考例の半導体装置の製造途中の別の状態を模式的に示す断面図である（その３）。
参考例の半導体装置の製造途中の別の状態を模式的に示す断面図である（その４）。
【発明を実施するための形態】
【０００９】
＜本開示の実施形態の概要＞
（１）この開示の一態様にかかる半導体装置の製造方法は、以下の通りである。半導体ウエハの表面に第１電極膜を形成する第１工程を行う。前記第１電極膜の表面をレジスト膜で覆い、前記第１電極膜の表面の凸欠陥に対応する部分で前記レジスト膜を途切れさせてレジスト欠損部を生じさせる第２工程を行う。前記レジスト欠損部に露出する前記凸欠陥をエッチングする第３工程を行う。前記第３工程の後、前記レジスト膜を除去する第４工程を行う。前記第４工程の後、前記第１電極膜の表面に第２電極膜を形成して、前記第１電極膜および前記第２電極膜からなる表面電極を形成する第５工程を行う。前記表面電極をパターニングする第６工程を行う。
【００１０】
上述した開示によれば、第３工程時に第１電極膜のレジスト欠損部に露出した部分の表面の高さ位置を低くすることができるため、第２電極膜の表面（表面電極の表面）に凸欠陥は生じない。第１電極膜に生じた凹欠陥（金属欠損）は第２電極膜で覆うことができる。表面電極の表面に凸欠陥が生じないことで、表面電極のパターニング時に表面電極に凹欠陥が生じることを低減することができ、半導体装置の良品率を向上させることができる。
（【００１１】以降は省略されています）

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