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公開番号2025147937
公報種別公開特許公報(A)
公開日2025-10-07
出願番号2024048456
出願日2024-03-25
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H10D 30/66 20250101AFI20250930BHJP()
要約【課題】半導体装置のオン抵抗を維持しつつ耐圧を向上させる。
【解決手段】半導体装置10は、半導体層12と、複数のゲートトレンチ14と、複数のソーストレンチ16と、複数のゲートトレンチ14にそれぞれ埋め込まれた複数のゲート電極50と、複数のソーストレンチ16にそれぞれ埋め込まれた複数のソース電極52と、複数のソース電極52に電気的に接続されたソース配線24と、ソース配線24を半導体層12に接続する複数のコンタクト26とを備えている。半導体層12は、複数のメサ部28を含む。各メサ部は、複数のゲートトレンチ14のうちの1つと、該ゲートトレンチ14に第1方向に隣り合う複数のソーストレンチ16のうちの1つとの間に画定されている。各メサ部28において、コンタクト26とソーストレンチ16との間の距離は、コンタクト26とゲートトレンチ14との間の距離よりも小さい。
【選択図】図3
特許請求の範囲【請求項１】
第１面および前記第１面と反対の第２面を有する半導体層であって、第１導電型のドリフト領域と、前記ドリフト領域上に位置する第２導電型のボディ領域と、前記ボディ領域上に位置する第１導電型のソース領域とを含む、半導体層と、
前記第１面から前記半導体層内に延びる壁を有する複数のゲートトレンチと、
前記第１面から前記半導体層内に延びる壁を有する複数のソーストレンチと、
前記半導体層の前記第１面上に位置するとともに、前記複数のゲートトレンチの前記壁および前記複数のソーストレンチの前記壁を覆う絶縁層と、
前記複数のゲートトレンチにそれぞれ埋め込まれた複数のゲート電極と、
前記複数のソーストレンチにそれぞれ埋め込まれた複数のソース電極と、
前記絶縁層上に位置するとともに、前記複数のソース電極に電気的に接続されたソース配線と、
前記ソース配線を前記半導体層に接続する複数のコンタクトと
を備え、
前記半導体層は、複数のメサ部を含み、各メサ部は、前記複数のゲートトレンチのうちの１つと、該ゲートトレンチに第１方向に隣り合う前記複数のソーストレンチのうちの１つとの間に画定されており、各メサ部は、前記複数のコンタクトのうちの１つに接触する第２導電型のコンタクト領域を含み、前記コンタクト領域は、前記ボディ領域よりも高い濃度の第２導電型の不純物を含んでおり、
各メサ部において、前記コンタクトと前記ソーストレンチとの間の距離は、前記コンタクトと前記ゲートトレンチとの間の距離よりも小さい、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数のゲートトレンチの各々は、前記第１方向にゲートトレンチ幅を有し、前記複数のソーストレンチの各々は、前記第１方向にソーストレンチ幅を有し、前記ソーストレンチ幅は、前記ゲートトレンチ幅よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記複数のゲートトレンチの各々は、前記第１方向にゲートトレンチ幅を有し、前記複数のソーストレンチの各々は、前記第１方向にソーストレンチ幅を有し、前記ゲートトレンチ幅は、前記ソーストレンチ幅と等しい、請求項１に記載の半導体装置。
【請求項４】
前記複数のコンタクトは、前記第１方向に一定のピッチで配置されている、請求項２に記載の半導体装置。
【請求項５】
前記複数のコンタクトは、前記第１方向に非一定のピッチで配置されている、請求項３に記載の半導体装置。
【請求項６】
前記複数のコンタクトは、前記複数のメサ部にそれぞれ部分的に埋め込まれており、前記複数のコンタクトの各々は、前記複数のゲート電極のうちの１つと少なくとも部分的に前記第１方向に対向している、請求項１～５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のゲートトレンチの各々は、前記ソース領域および前記ボディ領域を貫通して延びるとともに、前記ドリフト領域に隣接する底部を含み、
前記複数のソーストレンチの各々は、前記ソース領域および前記ボディ領域を貫通して延びるとともに、前記ドリフト領域に隣接する底部を含む、請求項１～５のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のゲートトレンチの各々の前記底部に埋め込まれた第１フィールドプレート電極と、
前記複数のソーストレンチの各々の前記底部に埋め込まれた第２フィールドプレート電極と
をさらに備え、
前記第１フィールドプレート電極は、前記絶縁層によって前記ゲート電極から離隔され、前記第２フィールドプレート電極は、前記絶縁層によって前記ソース電極から離隔されている、請求項７に記載の半導体装置。
【請求項９】
前記第１フィールドプレート電極および前記第２フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項８に記載の半導体装置。
【請求項１０】
前記半導体層の前記第２面に接触するドレイン電極と、
前記絶縁層上に位置し、前記ゲート電極に電気的に接続されたゲート配線と
をさらに備える、請求項１～５のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には、ゲートトレンチ内にゲート電極が埋め込まれたトレンチゲート構造を有するＭＩＳＦＥＴが開示されている。特許文献１に記載のＭＩＳＦＥＴでは、ソースプラグ電極が埋設される複数のソースコンタクト孔が、複数のゲートトレンチと交互に形成されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１２５６４９号公報
【０００４】
［概要］
トレンチゲート構造を有する半導体装置において、オン抵抗を維持しつつ、耐圧を向上させること（あるいは、耐圧を維持したままオン抵抗を低減すること）が望まれている。
【０００５】
本開示の一態様による半導体装置は、第１面および前記第１面と反対の第２面を有する半導体層であって、第１導電型のドリフト領域と、前記ドリフト領域上に位置する第２導電型のボディ領域と、前記ボディ領域上に位置する第１導電型のソース領域とを含む、半導体層と、前記第１面から前記半導体層内に延びる壁を有する複数のゲートトレンチと、前記第１面から前記半導体層内に延びる壁を有する複数のソーストレンチと、前記半導体層の前記第１面上に位置するとともに、前記複数のゲートトレンチの前記壁および前記複数のソーストレンチの前記壁を覆う絶縁層と、前記複数のゲートトレンチにそれぞれ埋め込まれた複数のゲート電極と、前記複数のソーストレンチにそれぞれ埋め込まれた複数のソース電極と、前記絶縁層上に位置するとともに、前記複数のソース電極に電気的に接続されたソース配線と、前記ソース配線を前記半導体層に接続する複数のコンタクトとを備えている。前記半導体層は、複数のメサ部を含み、各メサ部は、前記複数のゲートトレンチのうちの１つと、該ゲートトレンチに第１方向に隣り合う前記複数のソーストレンチのうちの１つとの間に画定されている。各メサ部は、前記複数のコンタクトのうちの１つに接触する第２導電型のコンタクト領域を含み、前記コンタクト領域は、前記ボディ領域よりも高い濃度の第２導電型の不純物を含んでいる。各メサ部において、前記コンタクトと前記ソーストレンチとの間の距離は、前記コンタクトと前記ゲートトレンチとの間の距離よりも小さい。
【０００６】
他の特徴および態様は、以下の詳細な説明、図面、および特許請求の範囲から明らかとなるであろう。
【図面の簡単な説明】
【０００７】
図１は、第１実施形態による例示的な半導体装置の概略平面図である。
図２は、図１の一部の拡大図である。
図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。
図４は、図２のＦ４－Ｆ４線に沿った半導体装置の概略断面図である。
図５は、図１のＦ５－Ｆ５線に沿った半導体装置の概略断面図である。
図６は、図１のＦ６－Ｆ６線に沿った半導体装置の概略断面図である。
図７は、複数の実験例による半導体装置のブレークダウン電圧を示すグラフである。
図８は、複数の実験例による半導体装置の閾値電圧を示すグラフである。
図９は、第２実施形態による例示的な半導体装置の概略平面図である。
図１０は、図９の一部の拡大図である。
図１１は、図１０のＦ１１－Ｆ１１線に沿った半導体装置の概略断面図である。
図１２は、変更例による半導体装置の概略平面図である。
図１３は、図１２に示す半導体装置の概略断面図である。
図１４は、変更例による半導体装置の概略断面図である。
図１５は、変更例による半導体装置の概略断面図である。
【０００８】
［詳細な説明］
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。図面および詳細な説明を通して、同じ参照数字は同じ要素を指す。図面は縮尺通りでない場合があり、図面における要素の相対的な大きさ、比率、および描写は、明瞭さ、説明、および便宜のために誇張されている場合がある。
【０００９】
以下の詳細な説明は、記載された方法、装置、および／またはシステムの包括的な理解を提供する。記載された方法、装置、および／またはシステムの変更および均等物は、当業者には明らかである。必然的に特定の順序で生じる動作を除き、動作の順序は例示的なものであり、かつ当業者にとって明らかなように変更することができる。当業者に周知の機能および構造についての説明は省略され得る。例示的な実施形態は、異なる形態を有していてもよく、記載された例に限定されない。
【００１０】
＜第１実施形態＞
図１～図６を参照して、第１実施形態による例示的な半導体装置１０について説明する。図１は、半導体装置１０の概略平面図である。図２は、図１の一部の拡大図である。図３～図６は、半導体装置１０の概略断面図である。以下に説明するように、半導体装置１０は、トレンチゲート型ＭＩＳＦＥＴとして構成されていてよい。
（【００１１】以降は省略されています）

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