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公開番号2025168006
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2024073090
出願日2024-04-26
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G05F 3/24 20060101AFI20251030BHJP(制御;調整)
要約【課題】高温時のリーク電流による影響を抑制できる半導体装置を提供する。
【解決手段】半導体装置(200)は、所定素子(2A)の両端間に接続されてMOSFETとして構成される少なくとも1つのスイッチ(3A)を有するスイッチ回路(3)と、MOSFETとして構成される少なくとも1つのMOSトランジスタ(5A)を有し、前記スイッチ回路と所定ノード(Nd)において接続され、前記所定ノードに対してリーク電流を注入または引き抜くように構成されるリークキャンセル回路(5)と、を備える。
【選択図】図9
特許請求の範囲【請求項１】
所定素子の両端間に接続されてＭＯＳＦＥＴとして構成される少なくとも１つのスイッチを有するスイッチ回路と、
ＭＯＳＦＥＴとして構成される少なくとも１つのＭＯＳトランジスタを有し、前記スイッチ回路と所定ノードにおいて接続され、前記所定ノードに対してリーク電流を注入または引き抜くように構成されるリークキャンセル回路と、
を備える、半導体装置。
続きを表示（約 1,700 文字）【請求項２】
前記ＭＯＳトランジスタは、前記スイッチと同一極性のＭＯＳＦＥＴとして構成される、請求項１に記載の半導体装置。
【請求項３】
前記スイッチ回路において、複数の前記スイッチは直列に接続され、
前記リークキャンセル回路において、複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタはそれぞれ、複数の前記スイッチのそれぞれと同一構成としている、請求項２に記載の半導体装置。
【請求項４】
複数の前記ＭＯＳトランジスタのそれぞれのゲートは、複数の前記スイッチのそれぞれのゲートに接続されている、請求項３に記載の半導体装置。
【請求項５】
前記リークキャンセル回路において、複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタのそれぞれのバックゲートは、前記所定ノードに接続され、
複数の前記ＭＯＳトランジスタにおける最も低電位側の前記ＭＯＳトランジスタのソースは、前記所定ノードに直接的または間接的に接続される、請求項１に記載の半導体装置。
【請求項６】
前記リークキャンセル回路において、複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタのそれぞれのバックゲートは、グランド電位の印加端に接続され、
複数の前記ＭＯＳトランジスタにおける最も低電位側の前記ＭＯＳトランジスタのソースは、前記所定ノードに直接的または間接的に接続される、請求項１に記載の半導体装置。
【請求項７】
前記リークキャンセル回路において、ＮチャネルＭＯＳＦＥＴとして構成される複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタのそれぞれのバックゲートは、グランド電位の印加端に接続され、
複数の前記ＭＯＳトランジスタにおける最も低電位側の前記ＭＯＳトランジスタのソースは、直接的または間接的に前記グランド電位の印加端に接続され、
前記リークキャンセル回路は、第１カレントミラーをさらに有し、
前記第１カレントミラーは、
複数の前記ＭＯＳトランジスタにおける最も高電位側の前記ＭＯＳトランジスタのドレインに接続されるドレインを含む第１ＰＭＯＳトランジスタと、
前記所定ノードに接続されるドレインを含む第２ＰＭＯＳトランジスタと、
を有する、請求項１に記載の半導体装置。
【請求項８】
前記リークキャンセル回路において、ＰチャネルＭＯＳＦＥＴとして構成される複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタのそれぞれのバックゲートは、所定電圧の印加端に接続され、
複数の前記ＭＯＳトランジスタにおける最も高電位側の前記ＭＯＳトランジスタのソースは、前記所定電圧の印加端に接続され、
前記リークキャンセル回路は、第２カレントミラーをさらに有し、
前記第２カレントミラーは、
複数の前記ＭＯＳトランジスタにおける最も低電位側の前記ＭＯＳトランジスタのドレインに接続されるドレインを含む第１ＮＭＯＳトランジスタと、
前記所定ノードに接続されるドレインを含む第２ＮＭＯＳトランジスタと、
を有する、請求項１に記載の半導体装置。
【請求項９】
前記リークキャンセル回路において、複数の前記ＭＯＳトランジスタは直列に接続され、
前記リークキャンセル回路は、複数の前記ＭＯＳトランジスタのうち最も低電位側の前記ＭＯＳトランジスタに接続され、かつゲート・ソース間を短絡されたトランジスタをさらに有する、請求項１に記載の半導体装置。
【請求項１０】
前記リークキャンセル回路において、複数の前記ＭＯＳトランジスタは直列に接続され、
複数の前記ＭＯＳトランジスタのうち最も低電位側の前記ＭＯＳトランジスタのゲート・ソース間は短絡されている、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来、定電圧生成回路の一種として、デプレッション型のＮチャネルＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］とエンハンスメント型のＮチャネルＭＯＳＦＥＴを組み合わせたＥＤ型定電圧源が広く一般に知られている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２１／１７２００１号
【０００４】
［概要］
ここで、定電圧生成回路において、出力電圧の温度特性には改善の余地があった。また、改善を試みる中で、高温時のリーク電流による影響を考慮する必要がある。
【０００５】
上記状況に鑑み、本開示は、高温時のリーク電流による影響を抑制できる半導体装置を提供することを目的とする。
【０００６】
本開示の一態様に係る半導体装置は、所定素子の両端間に接続されてＭＯＳＦＥＴとして構成される少なくとも１つのスイッチを有するスイッチ回路と、
ＭＯＳＦＥＴとして構成される少なくとも１つのＭＯＳトランジスタを有し、前記スイッチ回路と所定ノードにおいて接続され、前記所定ノードに対してリーク電流を注入または引き抜くように構成されるリークキャンセル回路と、を備える構成としている。
【図面の簡単な説明】
【０００７】
図１は、比較例に係る定電圧生成回路の構成を示す図である。
図２は、本開示の例示的な実施形態に係る定電圧生成回路の構成を示す図である。
図３は、定電圧生成回路の具体的な第１構成例を示す図である。
図４は、テーブルマップの一例を示す図である。
図５は、温度特性を模式的に示す図である。
図６は、出力電圧の温度特性の一例を示す図である。
図７は、定電圧生成回路の具体的な第２構成例を示す図である。
図８は、テーブルマップの別の一例を示す図である。
図９は、リーク電流対策を行った第１実施形態の構成を示す図である。
図１０は、ＮＭＯＳトランジスタの縦構造の一例を示す図である。
図１１は、リーク電流対策を行った第２実施形態の構成を示す図である。
図１２は、リーク電流対策を行った第３実施形態の構成を示す図である。
図１３は、リーク電流対策を行った第４実施形態の構成を示す図である。
図１４は、半導体装置の一例を示す外観斜視図である。
【０００８】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。なお、本実施形態に係る定電圧生成回路は、半導体装置に設けられる。図１４は、半導体装置の一例を示す外観斜視図である。図１４に示す半導体装置２００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置２００の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置２００が形成される。なお、図１４に示される半導体装置２００の外部端子の数および半導体装置２００の筐体の種類は例示に過ぎず、それらを任意に設計可能である。本実施形態に係る定電圧生成回路は、半導体集積回路に含まれる。
【０００９】
＜比較例＞
図１は、定電圧生成回路の比較例（後出の実施形態と対比される基本構成）を示す図である。本比較例の定電圧生成回路１は、いわゆるＥＤ型基準電圧源である。本図に即して述べると、定電圧生成回路１は、トランジスタＭ１と、トランジスタＭ２と、を備える。トランジスタＭ１は、デプレッション型のＮチャネルＭＯＳＦＥＴにより構成される。トランジスタＭ２は、エンハンスメント型のＮチャネルＭＯＳＦＥＴにより構成される。
【００１０】
なお、デプレッション型とは、ゲート・ソース間電圧が０Ｖであってもドレイン電流が流れるものを指す。一方、エンハンスメント型とは、ゲート・ソース間電圧が０Ｖであるときにはドレイン電流が流れないものを指す。
（【００１１】以降は省略されています）

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