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公開番号2025163476
公報種別公開特許公報(A)
公開日2025-10-29
出願番号2024066761
出願日2024-04-17
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 30/66 20250101AFI20251022BHJP()
要約【課題】半導体装置の短絡耐量の低下およびゲート信号の遅延を防止する。
【解決手段】半導体装置は、セル領域上に配置されたエミッタ電極(6)と、エミッタ電極(6)の外側に配置されたゲート配線(51)と、一端がゲート配線(51)に接続し、セル領域上を延伸するゲートフィンガー配線(61)とを備える。ゲートフィンガー配線(61)を挟んで隣り合うエミッタ電極(6)の間は、ゲートフィンガー配線(61)の他端とゲート配線(51)との間の領域に配置されたエミッタ電極連結部(71)により接続される。半導体基板には、ゲートフィンガー配線(61)に交差する第1アクティブトレンチゲート(111)と、エミッタ電極連結部(71)の下に位置する第1アクティブトレンチゲート(111)をゲートフィンガー配線(61)の下まで引き出す第2アクティブトレンチゲート(112)が形成されている。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板のセル領域に形成された複数のアクティブトレンチゲートと、
前記セル領域上に配置されたエミッタ電極と、
前記エミッタ電極の外側に配置され、複数の前記アクティブトレンチゲートと電気的に接続したゲート配線と、
前記ゲート配線と電気的に接続し、前記セル領域上を延伸するゲートフィンガー配線と、
を備え、
前記ゲートフィンガー配線の一端は前記ゲート配線に接続し、前記ゲートフィンガー配線の他端は前記ゲート配線には達しておらず、
前記ゲートフィンガー配線を挟んで隣り合う前記エミッタ電極の間は、前記ゲートフィンガー配線の前記他端と前記ゲート配線との間の領域に配置されたエミッタ電極連結部を通して電気的に接続されており、
前記アクティブトレンチゲートは、
前記ゲートフィンガー配線の延伸方向に交差する第１方向に延伸する第１アクティブトレンチゲートと、
前記エミッタ電極連結部の下に位置する前記第１アクティブトレンチゲートに接続し、前記ゲートフィンガー配線の延伸方向に平行な第２方向に延伸し、前記ゲートフィンガー配線または前記ゲート配線の下まで引き出された第２アクティブトレンチゲートと、
を含む、
半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第１アクティブトレンチゲートのピッチが２．４μｍであり、
前記エミッタ電極連結部の前記第１方向の長さをｘ、前記エミッタ電極連結部の前記第２方向の長さをｙ、前記エミッタ電極連結部の厚みをｚ、前記エミッタ電極連結部の抵抗率をρとすると、
０．００２ｘ［ｌｎ（２ｘ／（ｙ＋ｚ））＋０．２２３５（（ｙ＋ｚ）／ｘ）＋０．５］＜５．０［μＨ］、および、
ρｘ／ｙｚ＜７．５［ｍΩ］
の関係が満たされる、
請求項１に記載の半導体装置。
【請求項３】
前記第１アクティブトレンチゲートのピッチが４．０μｍであり、
前記エミッタ電極連結部の前記第１方向の長さをｘ、前記エミッタ電極連結部の前記第２方向の長さをｙ、前記エミッタ電極連結部の厚みをｚ、前記エミッタ電極連結部の抵抗率をρとすると、
０．００２ｘ［ｌｎ（２ｘ／（ｙ＋ｚ））＋０．２２３５（（ｙ＋ｚ）／ｘ）＋０．５］＜２．５［μＨ］、および、
ρｘ／ｙｚ＜３．０［ｍΩ］
の関係が満たされる、
請求項１に記載の半導体装置。
【請求項４】
前記エミッタ電極連結部の下に、隣り合う前記第１アクティブトレンチゲートの間を電気的に接続し、前記第２方向に延伸する第３アクティブトレンチゲートを備える、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１アクティブトレンチゲートの間に配置されたダミートレンチゲートを備え、
前記ダミートレンチゲートは、前記第１方向に延伸し、前記第２アクティブトレンチゲートが配置された箇所で途切れたパターンを有する、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲートフィンガー配線の下まで引き出された前記第２アクティブトレンチゲートと、前記ゲート配線の下まで引き出された前記第２アクティブトレンチゲートとの両方を備える、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項７】
前記エミッタ電極連結部の下の前記半導体基板に、前記アクティブトレンチゲートよりも深いｐ型層が形成されている、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項８】
前記エミッタ電極連結部は、前記半導体基板に形成されたｐ型コンタクト層に接続されている、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項９】
前記アクティブトレンチゲートの幅は、前記エミッタ電極連結部の下において局所的に広くなっている、
請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項１０】
前記エミッタ電極連結部の下に配置された前記アクティブトレンチゲートの角部は、ラウンド形状である、
請求項１から請求項３のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
表面側と裏面側とのそれぞれに電極を有し、縦方向、すなわち表面と裏面とを結ぶ方向に通電する縦型の半導体装置が知られている。例えば下記の特許文献１には、縦型の半導体装置の表面側の電極（以下「表面電極」という）が、ゲート信号をゲート電極へ伝達するための制御配線であるゲートライナーによって複数に分割された構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００６－２１０５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のように、表面電極がゲートライナーによって複数に分割された半導体装置では、流れる電流がアンバランスになり、短絡耐量が低下しやすい。しかし、表面電極が分割されなようにゲートライナーを迂回させると、ゲート信号の遅延が懸念される。
【０００５】
本開示は上記のような課題を解決するためになされたものであり、短絡耐量の低下およびゲート信号の遅延を防止することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、半導体基板のセル領域に形成された複数のアクティブトレンチゲートと、前記セル領域上に配置されたエミッタ電極と、前記エミッタ電極の外側に配置され、複数の前記アクティブトレンチゲートと電気的に接続したゲート配線と、前記ゲート配線と電気的に接続し、前記セル領域上を延伸するゲートフィンガー配線と、を備え、前記ゲートフィンガー配線の一端は前記ゲート配線に接続し、前記ゲートフィンガー配線の他端は前記ゲート配線には達しておらず、前記ゲートフィンガー配線を挟んで隣り合う前記エミッタ電極の間は、前記ゲートフィンガー配線の前記他端と前記ゲート配線との間の領域に配置されたエミッタ電極連結部を通して電気的に接続されており、前記アクティブトレンチゲートは、前記ゲートフィンガー配線の延伸方向に交差する第１方向に延伸する第１アクティブトレンチゲートと、前記エミッタ電極連結部の下に位置する前記第１アクティブトレンチゲートに接続し、前記ゲートフィンガー配線の延伸方向に平行な第２方向に延伸し、前記ゲートフィンガー配線または前記ゲート配線の下まで引き出された第２アクティブトレンチゲートと、を含む。
【発明の効果】
【０００７】
本開示に係る半導体装置によれば、短絡耐量の低下およびゲート信号の遅延を防止することができる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置のチップの平面図である。
実施の形態１に係る半導体装置のチップの平面図である。
実施の形態１に係る半導体装置のＩＧＢＴ領域の平面図である。
実施の形態１に係る半導体装置のＩＧＢＴ領域の断面図である。
実施の形態１に係る半導体装置のＩＧＢＴ領域の断面図である。
実施の形態１に係る半導体装置のダイオード領域の平面図である。
実施の形態１に係る半導体装置のダイオード領域の断面図である。
実施の形態１に係る半導体装置のダイオード領域の断面図である。
実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界の断面図である。
実施の形態１に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態１に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態２に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態２に係る半導体装置のエミッタ電極連結部の形状を示す図である。
実施の形態３に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態４に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態５に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態５に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態６に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態６に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態７に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態７に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態８に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態８に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態９に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態１０に係る半導体装置のエミッタ電極連結領域近傍の平面図である。
実施の形態１１に係る半導体装置のエミッタ電極連結領域近傍の断面図である。
実施の形態１２に係る半導体装置のチップの平面図である。
【発明を実施するための形態】
【０００９】
以下の説明において、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ
－
は不純物濃度がｎよりも低濃度であることを示し、ｎ
＋
は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ
－
は不純物濃度がｐよりも低濃度であることを示し、ｐ
＋
は不純物濃度がｐよりも高濃度であることを示す。
【００１０】
また、各領域の不純物濃度の高さはピーク濃度によって規定されるものとする。すなわち、不純物濃度が高い（または低い）領域とは、不純物のピーク濃度が高い（または低い）領域を意味する。
（【００１１】以降は省略されています）

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