特許ウォッチ

公開番号2025174867
公報種別公開特許公報(A)
公開日2025-11-28
出願番号2025061318
出願日2025-04-02
発明の名称半導体装置及び電力変換装置
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類H10D 12/00 20250101AFI20251120BHJP()
要約【課題】IGBTの構造において電磁ノイズを十分に抑制する。
【解決手段】トレンチ8の内部で中間絶縁膜16により上段電極14と下段電極12が分離されている。第1の抵抗R1が上段電極14と入力端子10の間に接続されている。第2の抵抗R2が下段電極12と入力端子10の間に接続されている。下段電極12のゲート・エミッタ間容量が上段電極14のゲート・エミッタ間容量より小さい。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型のドリフト層と、前記ドリフト層の上に形成された第２導電型のベース層と、前記ベース層の上に形成された第１導電型のソース層と、前記ドリフト層の下に形成された第２導電型のコレクタ層とを有する半導体基板と、
前記半導体基板の上面に形成され前記ベース層及び前記ソース層に接続されたエミッタ電極と、
前記半導体基板の下面に形成され前記コレクタ層に接続されたコレクタ電極と、
前記半導体基板の前記上面から前記ソース層及び前記ベース層を貫通するトレンチの内部に下段ゲート絶縁膜を介して形成された下段電極と、
前記トレンチの内部に上段ゲート絶縁膜を介して形成され、前記下段電極の上に配置され、中間絶縁膜により前記下段電極とは分離された上段電極と、
入力端子と、
前記上段電極と前記入力端子の間に接続された第１の抵抗と、
前記下段電極と前記入力端子の間に接続された第２の抵抗とを備え、
前記下段電極のゲート・エミッタ間容量が前記上段電極のゲート・エミッタ間容量より小さいことを特徴とする半導体装置。
続きを表示（約 820 文字）【請求項２】
前記入力端子は、前記半導体基板の前記上面に形成されたゲート電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記入力端子、前記第１の抵抗及び前記第２の抵抗は前記半導体基板の外側に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ターンオン時の電流増加期間において前記下段電極の電圧が前記上段電極の電圧よりも高い期間があることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項５】
ターンオン時のゲート電圧増加開始期間において前記下段電極の電流が前記上段電極の電流よりも高い期間があることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項６】
前記上段電極のゲート・エミッタ間容量に対する前記下段電極のゲート・エミッタ間容量の比率が０．５以下であることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項７】
前記上段電極のゲート・エミッタ間容量に対する前記下段電極のゲート・エミッタ間容量の比率が０．２以下であることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項８】
ターンオン時のミラー期間において前記下段電極の電圧が前記上段電極の電圧より低い期間があることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項９】
前記下段電極の側面及び底部を覆う前記下段ゲート絶縁膜の厚みは前記上段電極の側面を覆う前記上段ゲート絶縁膜の厚みよりも厚いことを特徴とする請求項１～３の何れか１項に記載の半導体装置。
【請求項１０】
前記下段ゲート絶縁膜の厚みは前記上段ゲート絶縁膜の厚みの１．５倍以上であることを特徴とする請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及び電力変換装置に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）のスイッチング損失低減にはスイッチング速度の高速化が有効である。高速化の課題として電磁ノイズの発生がある。ノイズは低電流時のＩｃピークと相関があることが報告されている（例えば、非特許文献１参照）。Ｉｃピークはターンオン時のゲート電圧Ｖｇｅのオーバーシュートに依存し、Ｖｇｅは変位電流（Ｉｄｉｓ＝Ｃｇｃ×ｄＶ／ｄｔ）が大きいほど、Ｃｇｅが小さいほど増加する。ここで、Ｃｇｃはゲート－コレクタ間容量、Ｃｇｅはゲート－エミッタ間容量である。従って、電磁ノイズを抑制するにはＣｇｃ／Ｃｇｅ比を小さくする必要がある。
【先行技術文献】
【非特許文献】
【０００３】
K. Nishi, T. Takahashi, and A. Narazaki, “Analysis the complex tradeoff among Eon-VCEsat-SCSOA and EMI noise through the single chip evaluation method,” in Proc. 31st Int. Symp. Power Semiconductor Devices ICs (ISPSD), May 2019, pp. 475-478
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、電磁ノイズを十分に抑制することができるＩＧＢＴの構造については提案されていない。
【０００５】
本開示は、上述のような課題を解決するためになされたもので、その目的は電磁ノイズを十分に抑制することができる半導体装置及び電力変換装置を得るものである。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、第１導電型のドリフト層と、前記ドリフト層の上に形成された第２導電型のベース層と、前記ベース層の上に形成された第１導電型のソース層と、前記ドリフト層の下に形成された第２導電型のコレクタ層とを有する半導体基板と、前記半導体基板の上面に形成され前記ベース層及び前記ソース層に接続されたエミッタ電極と、前記半導体基板の下面に形成され前記コレクタ層に接続されたコレクタ電極と、前記半導体基板の前記上面から前記ソース層及び前記ベース層を貫通するトレンチの内部に下段ゲート絶縁膜を介して形成された下段電極と、前記トレンチの内部に上段ゲート絶縁膜を介して形成され、前記下段電極の上に配置され、中間絶縁膜により前記下段電極とは分離された上段電極と、入力端子と、前記上段電極と前記入力端子の間に接続された第１の抵抗と、前記下段電極と前記入力端子の間に接続された第２の抵抗とを備え、前記下段電極のゲート・エミッタ間容量が前記上段電極のゲート・エミッタ間容量より小さいことを特徴とする。
【発明の効果】
【０００７】
本開示では、トレンチの内部で中間絶縁膜により上段電極と下段電極が分離されている。第１の抵抗が上段電極と入力端子の間に接続されている。第２の抵抗が下段電極と入力端子の間に接続されている。下段電極のゲート・エミッタ間容量が上段電極のゲート・エミッタ間容量より小さい。これにより、ＩＧＢＴの構造において電磁ノイズを十分に抑制することができる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置を示す断面図である。
実施の形態１に係る半導体装置のターンオン時のＶｃｅ、Ｉｃ、Ｖｇｅの時間変化を示す図である。
Ｃｇｅ２／Ｃｇｅ１とＩｃピークの関係を示す図である。
実施の形態１に係る半導体装置の絶縁膜の厚みの関係を示す断面図である。
下段ゲート絶縁膜の厚み／上段ゲート絶縁膜の厚みと下段電極のＣｇｅ／上段電極のＣｇｅの関係を示す図である。
下段ゲート絶縁膜の厚み／上段ゲート絶縁膜の厚みとＩｃピークの関係を示す図である。
実施の形態１に係る半導体装置のキャリア蓄積層とドリフト層の長さの関係を示す断面図である。
実施の形態１に係る半導体装置の下段電極及び上段電極の長さとベース層の深さの関係を示す断面図である。
実施の形態２に係る半導体装置を示す断面図である。
実施の形態３に係る半導体装置を示す上面図である。
図１０のＩ－ＩＩに沿った断面とＩＩＩ－ＩＶに沿った断面を示す断面図である。
実施の形態３に係る半導体装置の変形例を示す上面図である。
図１２のＩ－ＩＩに沿った断面とＩＩＩ－ＩＶに沿った断面を示す断面図である。
実施の形態４に係る半導体装置を示す図である。
実施の形態５に係る半導体装置を示す断面図である。
実施の形態６に係る半導体装置を示す断面図である。
実施の形態７に係る半導体装置を示す断面図である。
実施の形態７に係る半導体装置の変形例を示す断面図である。
実施の形態８に係る半導体装置を示す断面図である。
実施の形態８に係る半導体装置を示す上面図である。
実施の形態９に係る半導体装置を示す断面図である。
実施の形態９に係る半導体装置の変形例を示す断面図である。
実施の形態１０に係る半導体装置を示す断面図である。
実施の形態１０に係る半導体装置の変形例を示す断面図である。
実施の形態１１に係る半導体装置を示す断面図である。
実施の形態１１に係る半導体装置の変形例を示す断面図である。
実施の形態１２に係る半導体装置を示す断面図である。
実施の形態１２に係る半導体装置の変形例を示す断面図である。
実施の形態１３に係る半導体装置を示す断面図である。
実施の形態１４に係る半導体装置を示す上面図である。
図２９のＩ－ＩＩに沿った断面とＩＩＩ－ＩＶに沿った断面を示す断面図である。
実施の形態１５に係る半導体装置を示す上面図である。
実施の形態１６に係る半導体装置を示す断面図である。
実施の形態１６に係る半導体装置の変形例を示す断面図である。
ＣｇｅのＶｃｅ依存性を示す図である。
上段電極のゲート・エミッタ間容量と第１の抵抗の積であるＣＲ時定数に対する、下段電極のゲート・エミッタ間容量と第２の抵抗の積であるＣＲ時定数の比率とＩｃピークの関係を示す図である。
第１の抵抗の抵抗値に対する第２の抵抗の抵抗値の比率とＩｃピークの関係を示す図である。
ターンオン時における下段電極と上段電極の電流・電圧を示す図である。
実施の形態１７に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
実施の形態に係る半導体装置及び電力変換装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１
図１は、実施の形態１に係る半導体装置を示す断面図である。半導体基板１は、少なくとも、第１導電型のドリフト層２と、ドリフト層２の上に形成された第２導電型のベース層３と、ベース層３の上の一部に形成された第１導電型のソース層４と、ドリフト層２の下に形成された第２導電型のコレクタ層５とを有する。第１導電型のキャリア蓄積層６がドリフト層２とベース層３の間に形成されている。第１導電型のバッファ層７がドリフト層２とコレクタ層５の間に形成されている。キャリア蓄積層６及びバッファ層７はドリフト層２よりも不純物濃度が高い。例えば、第１導電型はｎ型、第２導電型はｐ型であるが、その逆でもよい。半導体基板１の上面からソース層４及びベース層３を貫通する複数のトレンチ８が並んで形成されている。
（【００１１】以降は省略されています）

関連特許