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公開番号2025180008
公報種別公開特許公報(A)
公開日2025-12-11
出願番号2024087043
出願日2024-05-29
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 30/65 20250101AFI20251204BHJP()
要約【課題】本開示は、二段ゲート構造およびキャリア蓄積層を有する半導体装置において変位電流を抑制することを目的とする。
【解決手段】IGBT101は、ドリフト層2の第一主面S1側に形成された第一導電型のキャリア蓄積層3と、キャリア蓄積層3の第一主面S1側に形成された第二導電型のベース層4と、トレンチ7に酸化膜を介して埋め込まれたゲート電極9と、を備える。ゲート電極9は、下段ゲート電極9Dと、下段ゲート電極9Dより第一主面S1側に形成された上段ゲート電極9Uとを含む。キャリア蓄積層3は、第一導電型の不純物濃度が深さ方向においてガウス分布であり、トレンチ7の側壁近傍におけるベース層4とキャリア蓄積層3との界面の深さD1は、上段ゲート電極9Uの最深部の深さD2に対して、D1≧(D2-1.0)[μm]を満たす。
【選択図】図1
特許請求の範囲【請求項１】
第一主面および前記第一主面と反対側の主面である第二主面を有する半導体基板と、
前記半導体基板に形成された第一導電型のドリフト層と、
前記ドリフト層の前記第一主面側に形成された第一導電型のキャリア蓄積層と、
前記キャリア蓄積層の前記第一主面側に形成された第二導電型のベース層と、
前記第一主面から前記ベース層および前記キャリア蓄積層を貫通して前記ドリフト層に達するトレンチと、
前記トレンチに酸化膜を介して埋め込まれたゲート電極と、
を備え、
前記ゲート電極は、
下段ゲート電極と、
前記下段ゲート電極より前記第一主面側に形成された上段ゲート電極とを含み、
前記キャリア蓄積層は、第一導電型の不純物濃度が深さ方向においてガウス分布であり、
前記トレンチの側壁近傍における前記ベース層と前記キャリア蓄積層との界面の深さＤ１は、前記上段ゲート電極の最深部の深さＤ２に対して、Ｄ１≧（Ｄ２－１．０）［μｍ］を満たす、
半導体装置。
続きを表示（約 950 文字）【請求項２】
前記キャリア蓄積層の第一導電型不純物濃度のピーク位置の深さＤ３は、前記上段ゲート電極の最深部の深さＤ２に対して、Ｄ３＞Ｄ２を満たす、
請求項１に記載の半導体装置。
【請求項３】
前記トレンチの側壁近傍における前記ベース層と前記キャリア蓄積層との界面の深さＤ１は、前記上段ゲート電極の最深部の深さＤ２に対して、Ｄ１＜Ｄ２を満たす、
請求項１に記載の半導体装置。
【請求項４】
前記第一主面上に形成された表面電極をさらに備え、
前記下段ゲート電極は前記表面電極と同電位であり、
前記上段ゲート電極は前記下段ゲート電極と異なる電位である、
請求項１に記載の半導体装置。
【請求項５】
前記下段ゲート電極の第一導電型不純物濃度が、前記上段ゲート電極の第一導電型不純物濃度より高い、
請求項１に記載の半導体装置。
【請求項６】
前記上段ゲート電極は、
上段第一部と、
前記上段第一部の前記第二主面側の面である下面から前記第二主面側に突出した上段第二部とを含み、
前記上段第一部および前記上段第二部により前記第二主面に向かって凹形を呈する、
請求項１に記載の半導体装置。
【請求項７】
前記下段ゲート電極は、
下段第一部と、
前記下段第一部の前記第一主面側の面である上面から前記第一主面側に突出した下段第二部とを含み、
前記下段第一部および前記下段第二部により前記第一主面に向かって凸形を呈する、
請求項６に記載の半導体装置。
【請求項８】
前記下段第二部の前記第一主面側の面である上面は、前記上段第二部の前記第二主面側の面である下面よりも浅い、
請求項７に記載の半導体装置。
【請求項９】
前記上段第二部の幅は、前記下段第一部の幅より狭い、
請求項７に記載の半導体装置。
【請求項１０】
前記ベース層と前記キャリア蓄積層との界面は前記第二主面に向かって凸形である、
請求項１から請求項９のいずれか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、キャリア蓄積層（ＣＳ層）を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）構造では、スイッチング動作中または短絡状態において、変位電流がトレンチゲートに流れ込み、ゲートエミッタ間電圧がオーバーシュートし、過電流が流れてしまうという問題があった。
【０００３】
こうした問題に対し、特許文献１には、上段をゲート電位、下段をエミッタ電位とする二段ゲート構造を採用することにより、変位電流の抑制を図った構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－１１６８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、二段ゲート構造を採用するだけでは、変位電流の抑制には不十分であるという問題があった。ＩＧＢＴに限らず、ＭＯＳＦＥＴなどキャリア蓄積層を有する他の半導体装置においても、同様の問題がある。
【０００６】
本開示は、上記の問題点を解決するためになされたものであり、二段ゲート構造およびキャリア蓄積層を有する半導体装置において変位電流を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の半導体装置は、第一主面および第一主面と反対側の主面である第二主面を有する半導体基板と、半導体基板に形成された第一導電型のドリフト層と、ドリフト層の第一主面側に形成された第一導電型のキャリア蓄積層と、キャリア蓄積層の第一主面側に形成された第二導電型のベース層と、第一主面からベース層およびキャリア蓄積層を貫通してドリフト層に達するトレンチと、トレンチに酸化膜を介して埋め込まれたゲート電極と、を備え、ゲート電極は、下段ゲート電極と、下段ゲート電極より第一主面側に形成された上段ゲート電極とを含み、キャリア蓄積層は、第一導電型の不純物濃度が深さ方向においてガウス分布であり、トレンチの側壁近傍におけるベース層とキャリア蓄積層との界面の深さＤ１は、上段ゲート電極の最深部の深さＤ２に対して、Ｄ１≧（Ｄ２－１．０）［μｍ］を満たす。
【発明の効果】
【０００８】
本開示の半導体装置は、トレンチの側壁近傍におけるベース層とキャリア蓄積層との界面の深さＤ１が、上段ゲート電極の最深部の深さＤ２に対して、Ｄ１≧（Ｄ２－１．０）［μｍ］を満たす。このように、キャリア蓄積層と上段ゲート電極との重なり領域の厚みが小さくなることで、変位電流が上段ゲート電極に流れ込みにくくなるため、過電流が抑制される。
【図面の簡単な説明】
【０００９】
実施の形態１に係る半導体装置を示す断面図である。
ボロンドライブ時間と変位電流電荷量との関係を示す図である。
実施の形態２に係る半導体装置を示す断面図である。
実施の形態２に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の説明では、半導体の導電型につき、Ｎ型を第一導電型、Ｐ型を第二導電型とする。しかし、これらは逆であってもよい。すなわち、Ｎ型を第二導電型、Ｐ型を第一導電型としてもよい。
（【００１１】以降は省略されています）

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