特許ウォッチ

公開番号2025178689
公報種別公開特許公報(A)
公開日2025-12-09
出願番号2024085445
出願日2024-05-27
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 30/66 20250101AFI20251202BHJP()
要約【課題】本開示は、絶縁膜の信頼性向上とチップ反りの抑制との両立が可能な半導体装置を提供することを目的とする。
【解決手段】本開示による半導体装置は、エミッタ電極と、ゲート電極と、ドリフト層と、ソース層と、ベース層と、コレクタ電極と、半導体基板のトレンチの内部において、上段にゲート電極もしくはエミッタ電極に接続され、またはフローティング電位である上段電極、および下段にゲート電極もしくはエミッタ電極に接続され、またはフローティング電位である下段電極を有するダミーアクティブトレンチとを備え、ダミーアクティブトレンチは、上段電極の側面に形成された上段絶縁膜と、下段電極の側面に形成された下段絶縁膜と、上段電極および下段電極の間に形成された境界絶縁膜とを有し、上段絶縁膜の左右方向の膜厚は下段絶縁膜の左右方向の膜厚よりも厚く、断面視において上段電極の面積は下段電極の面積よりも小さい。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の上に形成されたエミッタ電極と、
前記半導体基板の上に形成されたゲート電極と、
前記半導体基板の中に形成された第１導電型のドリフト層と、
前記半導体基板の上面側に形成された第１導電型のソース層と、
前記半導体基板の上面側に形成された第２導電型のベース層と、
前記半導体基板の下に形成されたコレクタ電極と、
前記半導体基板のトレンチの内部において、上段に前記ゲート電極もしくは前記エミッタ電極に接続され、またはフローティング電位である上段電極、および下段に前記ゲート電極もしくは前記エミッタ電極に接続され、またはフローティング電位である下段電極を有するダミーアクティブトレンチと、
を備え、
前記ダミーアクティブトレンチは、前記上段電極の側面に形成された上段絶縁膜と、前記下段電極の側面に形成された下段絶縁膜と、前記上段電極および前記下段電極の間に形成された境界絶縁膜とを有し、
前記上段絶縁膜の左右方向の膜厚は、前記下段絶縁膜の左右方向の膜厚よりも厚く、
断面視において、前記上段電極の面積は、前記下段電極の面積よりも小さい、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
半導体基板と、
前記半導体基板の上に形成されたエミッタ電極と、
前記半導体基板の上に形成されたゲート電極と、
前記半導体基板の中に形成された第１導電型のドリフト層と、
前記半導体基板の上面側に形成された第１導電型のソース層と、
前記半導体基板の上面側に形成された第２導電型のベース層と、
前記半導体基板の下に形成されたコレクタ電極と、
前記半導体基板のトレンチの内部において、上段に前記ゲート電極もしくは前記エミッタ電極に接続され、またはフローティング電位である上段電極、および下段に前記ゲート電極もしくは前記エミッタ電極に接続され、またはフローティング電位である下段電極を有するダミーアクティブトレンチと、
を備え、
前記ダミーアクティブトレンチは、前記上段電極の側面に形成された上段絶縁膜と、前記下段電極の側面に形成された下段絶縁膜と、前記上段電極および前記下段電極の間に形成された境界絶縁膜とを有し、
前記境界絶縁膜の上下方向の膜厚は、前記下段絶縁膜の左右方向の膜厚よりも厚く、
断面視において、前記上段電極の面積は、前記下段電極の面積よりも小さい、半導体装置。
【請求項３】
前記上段絶縁膜の左右方向の膜厚、前記境界絶縁膜の上下方向の膜厚、および前記下段絶縁膜の左右方向の膜厚の関係は、前記境界絶縁膜の上下方向の膜厚＞前記上段絶縁膜の左右方向の膜厚＞前記下段絶縁膜の左右方向の膜厚である、請求項１または２に記載の半導体装置。
【請求項４】
前記境界絶縁膜は、前記ダミーアクティブトレンチの上下方向の中心よりも上側に位置する、請求項１または２に記載の半導体装置。
【請求項５】
前記半導体基板の上面から前記下段電極の上端までの長さは、前記ベース層の上下方向の長さよりも長い、請求項１または２に記載の半導体装置。
【請求項６】
前記ベース層と前記ドリフト層との間に第１導電型のキャリア蓄積層をさらに備える、請求項１または２に記載の半導体装置。
【請求項７】
前記境界絶縁膜は、前記キャリア蓄積層の下端よりも上側に位置する、請求項６に記載の半導体装置。
【請求項８】
前記境界絶縁膜は、前記キャリア蓄積層の中心よりも上側に位置する、請求項６に記載の半導体装置。
【請求項９】
前記境界絶縁膜は、前記キャリア蓄積層の不純物濃度のピーク位置よりも上側に位置する、請求項６に記載の半導体装置。
【請求項１０】
前記下段電極の上下方向の長さは、前記上段電極の上下方向の長さよりも長い、請求項１または２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、ゲート信号によって導通が制御される半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）では、ノイズとの相関関係があるリカバリーｄｖ／ｄｔの低減と、ターンオン損失の低減との両立が求められており、その実現にはゲート容量比であるＣｇｃ／Ｃｇｅの増加が有効である。ここで、Ｃｇｃはゲート電極－コレクタ電極間容量であり、Ｃｇｅはゲート電極－エミッタ電極間容量である。
【０００３】
従来、２段ダミーアクティブトレンチの構造を備えることによってＣｇｃ／Ｃｇｅの増加を図る半導体装置が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－７８７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、２段ダミーアクティブトレンチにおける上段ダミー部と下段アクティブ部との間で電位差が生じて、上段ダミー部と下段アクティブ部との間に形成された境界絶縁膜が破壊されることがあり、絶縁膜の信頼性に課題がある。絶縁膜の信頼性を向上させるために、下段アクティブ部の側面に形成された下段絶縁膜の膜厚を厚くすることが考えられる。しかし、下段絶縁膜の膜厚を厚くすると、セル部に加わる応力が増加してチップ反りが大きくなる。従って、絶縁膜の信頼性向上とチップ反りの抑制との両立が課題となる。
【０００６】
本開示は、このような問題を解決するためになされたものであり、絶縁膜の信頼性向上とチップ反りの抑制との両立が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本開示による半導体装置は、半導体基板と、半導体基板の上に形成されたエミッタ電極と、半導体基板の上に形成されたゲート電極と、半導体基板の中に形成された第１導電型のドリフト層と、半導体基板の上面側に形成された第１導電型のソース層と、半導体基板の上面側に形成された第２導電型のベース層と、半導体基板の下に形成されたコレクタ電極と、半導体基板のトレンチの内部において、上段にゲート電極もしくはエミッタ電極に接続され、またはフローティング電位である上段電極、および下段にゲート電極もしくはエミッタ電極に接続され、またはフローティング電位である下段電極を有するダミーアクティブトレンチとを備え、ダミーアクティブトレンチは、上段電極の側面に形成された上段絶縁膜と、下段電極の側面に形成された下段絶縁膜と、上段電極および下段電極の間に形成された境界絶縁膜とを有し、上段絶縁膜の左右方向の膜厚は、下段絶縁膜の左右方向の膜厚よりも厚く、断面視において、上段電極の面積は、下段電極の面積よりも小さい。
【発明の効果】
【０００８】
本開示によれば、絶縁膜の信頼性向上とチップ反りの抑制との両立が可能となる。
【図面の簡単な説明】
【０００９】
実施の形態１に係る半導体装置の断面図である。
実施の形態１の変形例１に係る半導体装置の断面図である。
実施の形態１の変形例２に係る半導体装置の断面図である。
実施の形態１の変形例４に係る半導体装置の断面図である。
実施の形態１の変形例７に係る半導体装置の断面図である。
実施の形態１の変形例８に係る半導体装置の断面図である。
実施の形態１の変形例９に係る半導体装置の断面図である。
実施の形態１の変形例１０に係る半導体装置の断面図である。
実施の形態１の変形例１２に係る半導体装置の断面図である。
実施の形態１の変形例１３に係る半導体装置の断面図である。
実施の形態１の変形例１４に係る半導体装置の断面図である。
実施の形態１の変形例１４に係る半導体装置の平面図である。
実施の形態１の変形例１５に係る半導体装置の断面図である。
実施の形態１の変形例１６に係る半導体装置の断面図である。
実施の形態１の変形例１７に係る半導体装置の断面図である。
実施の形態２に係る半導体装置の断面図である。
実施の形態２の変形例１に係る半導体装置の断面図である。
実施の形態２の変形例２に係る半導体装置の断面図である。
実施の形態２の変形例３に係る半導体装置の断面図である。
実施の形態２の変形例４に係る半導体装置の断面図である。
実施の形態２の変形例５に係る半導体装置の断面図である。
実施の形態２の変形例６に係る半導体装置の平面図である。
実施の形態２の変形例６に係る半導体装置のＹ１－Ｙ２断面図である。
実施の形態２の変形例７に係る半導体装置の平面図である。
実施の形態２の変形例７に係る半導体装置のＹ３－Ｙ４断面図である。
実施の形態２の変形例８に係る半導体装置の断面図である。
実施の形態２の変形例９に係る他の例の半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
以下では、実施の形態に係る半導体装置について図面を参照して説明する。なお、同じまたは対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下の説明において、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型とし、第２導電型をｐ型として説明する。これらの導電型は逆転させてもよい。
（【００１１】以降は省略されています）

関連特許