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公開番号2025160495
公報種別公開特許公報(A)
公開日2025-10-22
出願番号2025132985,2022132066
出願日2025-08-08,2018-08-10
発明の名称SiC半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 8/60 20250101AFI20251015BHJP()
要約【課題】改質層に起因するSiC半導体チップへの影響を低減できるSiC半導体装置を提供する。
【解決手段】SiC半導体装置1は、SiC半導体基板6およびSiCエピタキシャル層7を含む積層構造を有し、SiCエピタキシャル層6によって形成された第1主面3(素子形成面)、ならびに、SiC半導体基板6およびSiCエピタキシャル層7によって形成された側面5A～5Dを有するSiC半導体層2(SiC半導体チップ)と、側面5A～5DにおいてSiCエピタキシャル層7から間隔を空けてSiC半導体基板6からなる部分に形成され、SiC半導体基板6とは異なる性質に改質された改質層22A～22D(改質層)と、を含む。
【選択図】図3
特許請求の範囲【請求項１】
六方晶からなるＳｉＣ単結晶を含み、一方側の第１主面、他方側の第２主面および側面を有するＳｉＣチップと、
前記ＳｉＣチップにおいて前記側面から露出するＳｉＣ半導体基板と、
前記ＳｉＣ半導体基板の基板主面の上に積層され、前記第１主面および前記側面から露出するように前記第１主面の表層部に形成されたＳｉＣエピタキシャル層と、
前記第１主面の周縁部において前記第１主面の表層部に形成されたｐｎ接続領域と、
前記ｐｎ接続領域の深さ位置から前記第２主面側に間隔を空けて前記側面に形成され、ＳｉＣとは異なる性質に改質された改質ラインと、
前記第１主面の周縁部を除く領域を選択的に被覆し、前記第１主面の周縁部を露出させる絶縁膜と、を含み、
前記側面が、前記ＳｉＣ単結晶のａ面に面する第１側面および前記ＳｉＣ単結晶のｍ面に面する第２側面を有し、
前記改質ラインが、前記第１側面に形成された第１改質ラインと、前記第２側面に形成された第２改質ラインと、を含み、
前記第１改質ラインおよび前記第２改質ラインが、前記第１主面の表層部において前記ＳｉＣエピタキシャル層を露出させるように、前記ＳｉＣ半導体基板に形成されており、前記絶縁膜は、前記ＳｉＣエピタキシャル層が露出する前記第１側面から内方に間隔を空けて形成された第１絶縁側面と、前記ＳｉＣエピタキシャル層が露出する前記第２側面から内方に間隔を空けて形成された第２絶縁側面と、を含み、
前記第１側面における前記第１改質ラインの形状と、前記第２側面における前記第２改質ラインの形状とが互いに異なっており、
前記第１改質ラインが、前記第１主面の接線方向に沿って帯状に延びており、
前記第２改質ラインが、前記第１主面の接線方向に対し傾斜した部分を有する、ＳｉＣ半導体装置。
続きを表示（約 1,800 文字）【請求項２】
六方晶からなるＳｉＣ単結晶を含み、一方側の第１主面、他方側の第２主面および側面を有するＳｉＣチップと、
前記ＳｉＣチップにおいて前記側面から露出するＳｉＣ半導体基板と、
前記ＳｉＣ半導体基板の基板主面の上に積層され、前記第１主面および前記側面から露出するように前記第１主面の表層部に形成されたＳｉＣエピタキシャル層と、
前記第１主面の周縁部において前記第１主面の表層部に形成されたｐｎ接続領域と、
前記ｐｎ接続領域の深さ位置から前記第２主面側に間隔を空けて前記側面に形成され、ＳｉＣとは異なる性質に改質された改質ラインと、
前記第１主面の周縁部を除く領域を選択的に被覆し、前記第１主面の周縁部を露出させる絶縁膜と、を含み、
前記側面が、前記ＳｉＣ単結晶のａ面に面する第１側面および前記ＳｉＣ単結晶のｍ面に面する第２側面を有し、
前記改質ラインが、前記第１側面に形成された第１改質ラインと、前記第２側面に形成された第２改質ラインと、を含み、
前記第１改質ラインおよび前記第２改質ラインが、前記第１主面の表層部において前記ＳｉＣエピタキシャル層を露出させるように、前記ＳｉＣ半導体基板に形成されており、前記絶縁膜は、前記ＳｉＣエピタキシャル層が露出する前記第１側面から内方に間隔を空けて形成された第１絶縁側面と、前記ＳｉＣエピタキシャル層が露出する前記第２側面から内方に間隔を空けて形成された第２絶縁側面と、を含み、
前記第１側面における前記第１改質ラインの形状と、前記第２側面における前記第２改質ラインの形状とが互いに異なっており、
前記第１改質ラインが、前記第１主面の接線方向に沿って帯状に延びており、
前記第２改質ラインが、前記第１主面の接線方向に対し蛇行した帯状に形成されている、ＳｉＣ半導体装置。
【請求項３】
前記第１改質ラインが、複数の第１改質ラインを含み、
前記第２改質ラインが、前記第１改質ラインの個数未満の個数で形成された１つまたは複数の第２改質ラインを含む、請求項１または２に記載のＳｉＣ半導体装置。
【請求項４】
前記第１改質ラインおよび前記第２改質ラインが、前記第１主面の接線方向に沿って帯状に延びており、
前記第１改質ラインおよび前記第２改質ラインが、前記第１主面の法線方向に関して互いにずれて形成されている、請求項１～３のいずれか一項に記載のＳｉＣ半導体装置。
【請求項５】
前記ｐｎ接続領域は、前記側面から前記第１主面の内方に間隔を空けて形成されている、請求項１～４のいずれか一項に記載のＳｉＣ半導体装置。
【請求項６】
前記第１主面の内方部に設けられたアクティブ領域と、
前記第１主面の周縁部に設けられた外側領域と、をさらに含み、
前記ｐｎ接続領域は、前記外側領域に形成されている、請求項１～５のいずれか一項に記載のＳｉＣ半導体装置。
【請求項７】
前記アクティブ領域の前記第１主面に形成されたダイオード構造をさらに含む、請求項６に記載のＳｉＣ半導体装置。
【請求項８】
前記ダイオード構造は、
前記アクティブ領域の前記第１主面の表層部に形成されたダイオード領域と、
前記第１主面の上で前記ダイオード領域に電気的に接続された電極と、を含む、請求項７に記載のＳｉＣ半導体装置。
【請求項９】
前記アクティブ領域の前記第１主面に形成された電界効果型のトランジスタ構造をさらに含む、請求項６に記載のＳｉＣ半導体装置。
【請求項１０】
前記第１主面および前記側面から露出するように前記第１主面の表層部に形成された第１導電型の半導体領域と、
前記第１主面の周縁部において前記半導体領域の表層部に形成され、前記半導体領域と前記ｐｎ接続領域を形成する第２導電型の不純物領域と、をさらに含み、
前記改質ラインは、前記不純物領域の底部の深さ位置から前記第２主面側に間隔を空けて前記側面に形成されている、請求項１～９のいずれか一項に記載のＳｉＣ半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ＳｉＣ半導体装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
近年、ステルスダイシング法と称されるＳｉＣ半導体ウエハの加工方法が注目されている。ステルスダイシング法では、ＳｉＣ半導体ウエハにレーザ光が選択的に照射された後、レーザ光が照射された部分に沿ってＳｉＣ半導体ウエハが切断される。この方法によれば、ダイシングブレード等の切断部材を用いずに、比較的高い硬度を有するＳｉＣ半導体ウエハを切断できるので、製造時間を短縮できる。
【０００３】
特許文献１は、ステルスダイシング法を利用したＳｉＣ半導体装置の製造方法を開示している。特許文献１の製造方法では、ＳｉＣ半導体ウエハから切り出されたＳｉＣ半導体チップ（ＳｉＣ半導体層）の各側面の全域に複数列の改質領域（改質層）が形成される。複数列の改質領域（改質層）は、ＳｉＣ半導体チップの主面の接線方向に沿って延び、ＳｉＣ半導体チップの主面の法線方向に間隔を空けて形成される。
【先行技術文献】
【特許文献】
【０００４】
特開２０１２－１４６８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
改質層は、ＳｉＣ単結晶を他の性質に改質させることによって形成される。そのため、改質層に起因するＳｉＣ半導体チップ（ＳｉＣ半導体層）への影響を考慮すると、ＳｉＣ半導体チップの側面の全域に複数の改質層が形成されることは望ましいとはいえない。改質層に起因するＳｉＣ半導体チップへの影響としては、改質層に起因するＳｉＣ半導体チップの電気的特性の変動や、改質層を起点とするＳｉＣ半導体チップのクラックの発生等が例示される。
【０００６】
本発明の一実施形態は、改質層に起因するＳｉＣ半導体チップへの影響を低減できるＳｉＣ半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、ＳｉＣ半導体基板およびＳｉＣエピタキシャル層を含む積層構造を有し、前記ＳｉＣエピタキシャル層によって形成された素子形成面、ならびに、前記ＳｉＣ半導体基板および前記ＳｉＣエピタキシャル層によって形成された側面を有するＳｉＣ半導体チップと、前記側面において前記ＳｉＣエピタキシャル層から間隔を空けて前記ＳｉＣ半導体基板からなる部分に形成され、前記ＳｉＣ半導体基板とは異なる性質に改質された改質層と、を含む、ＳｉＣ半導体装置を提供する。この構造によれば、改質層に起因するＳｉＣ半導体チップへの影響、とりわけ、素子形成面を形成するＳｉＣエピタキシャル層への影響を低減できる。
【０００８】
本発明の一実施形態は、素子形成面としての第１主面、前記第１主面の反対側の第２主面、および、側面を有するＳｉＣ半導体チップと、前記第１主面および前記側面から露出するように前記第１主面の表層部に形成された第１導電型の第１不純物領域と、前記第１不純物領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有し、前記第２主面および前記側面から露出し、かつ、前記第１不純物領域に電気的に接続されるように前記第１不純物領域に対して前記第２主面側の領域に形成された第１導電型の第２不純物領域と、前記側面において前記第１不純物領域から間隔を空けて前記第２不純物領域が露出する部分に形成され、前記ＳｉＣ半導体チップとは異なる性質に改質された改質層と、を含む、ＳｉＣ半導体装置を提供する。この構造によれば、改質層に起因するＳｉＣ半導体チップへの影響、とりわけ、第１不純物領域が露出した素子形成面への影響を低減できる。
【０００９】
本発明の一実施形態は、六方晶からなるＳｉＣ単結晶を含み、一方側の第１主面、他方側の第２主面および側面を有するＳｉＣチップと、前記ＳｉＣチップにおいて前記側面から露出するＳｉＣ半導体基板と、前記ＳｉＣ半導体基板の基板主面の上に積層され、前記第１主面および前記側面から露出するように前記第１主面の表層部に形成されたＳｉＣエピタキシャル層と、前記第１主面の周縁部において前記第１主面の表層部に形成されたｐｎ接続領域と、前記ｐｎ接続領域の深さ位置から前記第２主面側に間隔を空けて前記側面に形成され、ＳｉＣとは異なる性質に改質された改質ラインと、前記第１主面の周縁部を除く領域を選択的に被覆し、前記第１主面の周縁部を露出させる絶縁膜と、を含む、半導体装置を含む。前記側面が、前記ＳｉＣ単結晶のａ面に面する第１側面および前記ＳｉＣ単結晶のｍ面に面する第２側面を有していてもよい。前記改質ラインが、前記第１側面に形成された第１改質ラインと、前記第２側面に形成された第２改質ラインと、を含んでいてもよい。前記第１改質ラインおよび前記第２改質ラインが、前記第１主面の表層部において前記ＳｉＣエピタキシャル層を露出させるように、前記ＳｉＣ半導体基板に形成されていてもよい。前記絶縁膜は、前記ＳｉＣエピタキシャル層が露出する前記第１側面から内方に間隔を空けて形成された第１絶縁側面と、前記ＳｉＣエピタキシャル層が露出する前記第２側面から内方に間隔を空けて形成された第２絶縁側面と、を含んでいてもよい。前記第１側面における前記第１改質ラインの形状と、前記第２側面における前記第２改質ラインの形状とが互いに異なっていてもよい。前記第１改質ラインが、前記第１主面の接線方向に沿って帯状に延びており、前記第２改質ラインが、前記第１主面の接線方向に対し傾斜した部分を有していてもよい。前記第１改質ラインが、前記第１主面の接線方向に沿って帯状に延びており、前記第２改質ラインが、前記第１主面の接線方向に対し蛇行した帯状に形成されていてもよい。
【図面の簡単な説明】
【００１０】
図１は、本発明の実施形態に適用される４Ｈ－ＳｉＣ単結晶の単位セルを示す図である。
図２は、図１に示す４Ｈ－ＳｉＣ単結晶の単位セルのシリコン面を示す平面図である。
図３は、本発明の第１実施形態に係るＳｉＣ半導体装置を１つの角度から見た斜視図であって、改質ラインの第１形態例を示す斜視図である。
図４は、図３に示すＳｉＣ半導体装置を別の角度から見た斜視図である。
図５は、図３に示す領域Vの拡大図である。
図６は、図３に示す領域VIの拡大図である。
図７は、図３に示すＳｉＣ半導体装置の平面図である。
図８は、図７に示すVIII-VIII線に沿う断面図である。
図９は、図３に示すＳｉＣ半導体装置の製造に使用されるＳｉＣ半導体ウエハを示す斜視図である。
図１０Ａは、図３に示すＳｉＣ半導体装置の製造方法の一例を示す断面図である。
図１０Ｂは、図１０Ａの後の工程を示す図である。
図１０Ｃは、図１０Ｂの後の工程を示す図である。
図１０Ｄは、図１０Ｃの後の工程を示す図である。
図１０Ｅは、図１０Ｄの後の工程を示す図である。
図１０Ｆは、図１０Ｅの後の工程を示す図である。
図１０Ｇは、図１０Ｆの後の工程を示す図である。
図１０Ｈは、図１０Ｇの後の工程を示す図である。
図１０Ｉは、図１０Ｈの後の工程を示す図である。
図１０Ｊは、図１０Ｉの後の工程を示す図である。
図１０Ｋは、図１０Ｊの後の工程を示す図である。
図１０Ｌは、図１０Ｋの後の工程を示す図である。
図１０Ｍは、図１０Ｌの後の工程を示す図である。
図１１は、図３に示すＳｉＣ半導体装置が組み込まれた半導体パッケージを、封止樹脂を透過して示す斜視図である。
図１２Ａは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第２形態例を示す斜視図である。
図１２Ｂは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第３形態例を示す斜視図である。
図１２Ｃは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第４形態例を示す斜視図である。
図１２Ｄは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第５形態例を示す斜視図である。
図１２Ｅは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第６形態例を示す斜視図である。
図１２Ｆは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第７形態例を示す斜視図である。
図１２Ｇは、図３に示すＳｉＣ半導体装置を示す斜視図であって、改質ラインの第８形態例を示す斜視図である。
図１３は、本発明の第２実施形態に係るＳｉＣ半導体装置を示す斜視図であって、第１形態例に係る改質ラインが適用された構造を示す斜視図である。
図１４は、本発明の第３実施形態に係るＳｉＣ半導体装置を１つの角度から見た斜視図であって、第１形態例に係る改質ラインが適用された構造を示す斜視図である。
図１５は、図１４に示すＳｉＣ半導体装置を別の角度から見た斜視図である。
図１６は、図１４に示すＳｉＣ半導体装置を示す平面図である。
図１７は、図１６から樹脂層を取り除いた平面図である。
図１８は、図１７に示す領域XVIIIの拡大図であって、ＳｉＣ半導体層の第１主面の構造を説明するための図である。
図１９は、図１８に示すXIX-XIX線に沿う断面図である。
図２０は、図１８に示すXX-XX線に沿う断面図である。
図２１は、図１９に示す領域XXIの拡大図である。
図２２は、図１７に示すXXII-XXII線に沿う断面図である。
図２３は、図２２に示す領域XXIIIの拡大図である。
図２４は、シート抵抗を説明するためのグラフである。
図２５は、図１８に対応する領域の拡大図であって、本発明の第４実施形態に係るＳｉＣ半導体装置を示す拡大図である。
図２６は、図２５に示すXXVI-XXVI線に沿う断面図である。
図２７は、図２１に対応する領域の拡大図であって、本発明の第５実施形態に係るＳｉＣ半導体装置を示す拡大図である。
図２８は、図１８に対応する領域の拡大図であって、本発明の第６実施形態に係るＳｉＣ半導体装置を示す拡大図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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