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公開番号2025167336
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2024071849
出願日2024-04-25
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 30/66 20250101AFI20251030BHJP()
要約【課題】新規なレイアウトを有する半導体装置を提供する。
【解決手段】半導体装置1は、第1電極層55と、第1電極層55の上に網目状に敷設された第2ビア電極61(ビア電極)と、第2ビア電極61の上に配置された第2電極層65と、を含む。
【選択図】図14
特許請求の範囲【請求項１】
第１絶縁層と、
前記第１絶縁層に埋設された複数の第１ビア電極と、
前記第１絶縁層の上で複数の前記第１ビア電極に接続された第１電極層と、
前記第１電極層を被覆する第２絶縁層と、
前記第２絶縁層に網目状に埋設され、前記第１電極層に接続された第２ビア電極と、
前記第２絶縁層の上で前記第２ビア電極に接続された第２電極層と、を含む、半導体装置。
続きを表示（約 870 文字）【請求項２】
前記第２ビア電極は、平面視で複数の前記第１ビア電極に交差している、請求項１に記載の半導体装置。
【請求項３】
複数の前記第１ビア電極は、平面視で第１方向Ｘに間隔を空けて配列され、前記第１方向Ｘに交差する第２方向Ｙにそれぞれライン状に延びている、請求項１に記載の半導体装置。
【請求項４】
前記第２ビア電極は、
平面視で前記第１方向Ｘに間隔を空けて配列され、前記第２方向Ｙにそれぞれライン状に延びる複数の第１ライン部と、
平面視で複数の前記第１ライン部の間の領域に前記第２方向Ｙに間隔を空けて配列され、前記第１方向Ｘにそれぞれライン状に延びる複数の第２ライン部と、を含む、請求項３に記載の半導体装置。
【請求項５】
複数の前記第１ライン部は、平面視で複数の前記第１ビア電極の間の領域にそれぞれ配列され、
複数の前記第２ライン部は、平面視で複数の前記第１ビア電極に交差している、請求項４に記載の半導体装置。
【請求項６】
複数の前記第２ライン部は、複数の前記第１ライン部にＴ字状に接続されている、請求項４に記載の半導体装置。
【請求項７】
複数の前記第２ライン部の前記第２方向Ｙのピッチは、複数の前記第１ライン部の前記第１方向Ｘのピッチ未満である、請求項４に記載の半導体装置。
【請求項８】
複数の前記第１ビア電極は、４μｍ以下のピッチで配列され、
複数の前記第１ライン部は、４μｍ以下のピッチで配列されている、請求項４に記載の半導体装置。
【請求項９】
複数の前記第２ライン部は、前記第２方向Ｙに４μｍ以下のピッチで配列されている、請求項４に記載の半導体装置。
【請求項１０】
複数の前記第１ビア電極は、１μｍ以下の幅をそれぞれ有し、
前記第２ビア電極は、１μｍ以下の幅を有している、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１（US2010/109052A1）は、複数のプラグを介して積層された複数の配線を含む多層配線構造を有する半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１０／０１０９０５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、新規なレイアウトを有する半導体装置を提供する。
【０００５】
本開示は、第１電極層と、前記第１電極層の上に網目状に敷設されたビア電極と、前記ビア電極の上に配置された第２電極層と、を含む、半導体装置を提供する。
【０００６】
本開示は、第１絶縁層と、前記第１絶縁層に埋設された複数の第１ビア電極と、前記第１絶縁層の上で複数の前記第１ビア電極に接続された第１電極層と、前記第１電極層を被覆する第２絶縁層と、前記第２絶縁層に網目状に埋設され、前記第１電極層に接続された第２ビア電極と、前記第２絶縁層の上で前記第２ビア電極に接続された第２電極層と、を含む、半導体装置を提供する。
【０００７】
本開示は、チップと、前記チップに形成された機能デバイスと、前記チップの上に配置され、平面視で前記機能デバイスを覆う第１電極層と、前記第１電極層の上に網目状に敷設され、平面視で前記機能デバイスを網目状に覆うビア電極と、前記ビア電極の上に配置され、平面視で前記機能デバイスを覆う第２電極層と、を含む、半導体装置を提供する。
【０００８】
上述のまたはさらに他の目的、特徴および効果は、添付図面を参照する詳細な説明により明らかにされる。
【図面の簡単な説明】
【０００９】
図１は、第１形態に係る半導体装置の概略構成を示す平面図である。
図２は、図１に示すII-II線に沿う断面図である。
図３は、メイントランジスタの構成を示す回路図である。
図４は、系統トランジスタの構成を示す回路図である。
図５Ａは、メイントランジスタのオフ動作を説明する回路図である。
図５Ｂは、メイントランジスタの通常動作を説明する回路図である。
図５Ｃは、メイントランジスタのオフ遷移動作を説明する回路図である。
図５Ｄは、メイントランジスタのアクティブクランプ動作を説明する回路図である。
図６は、活性領域の一要部を示す拡大平面図である。
図７は、図６に示すVII-VII線に沿う断面図である。
図８は、活性領域のレイアウトを示す斜視図である。
図９は、主面絶縁膜のレイアウトを示す斜視図である。
図１０は、第１絶縁層および第１ビア電極のレイアウトを示す斜視図である。
図１１は、図１０から第１絶縁層を省略した斜視図である。
図１２は、第１電極層のレイアウトを示す斜視図である。
図１３は、第２絶縁層および第２ビア電極のレイアウトを示す斜視図である。
図１４は、図１３から第２絶縁層を省略した斜視図である。
図１５は、第２電極層のレイアウトを示す斜視図である。
図１６は、第１パッド電極のレイアウトを示す斜視図である。
図１７は、第１ビア電極、第１電極層、第２ビア電極および第２電極層の一要部を示す断面図である。
図１８は、第１ビア電極、第１電極層、第２ビア電極および第２電極層の他の要部を示す断面図である。
図１９は、ゲート構造、第１ビア電極および第２ビア電極のレイアウトを示す平面図である。
図２０Ａは、第１変形例に係る第２ビア電極を示す平面図である。
図２０Ｂは、第２変形例に係る第２ビア電極を示す平面図である。
図２０Ｃは、第３変形例に係る第２ビア電極を示す平面図である。
図２０Ｄは、第４変形例に係る第２ビア電極を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
（【００１１】以降は省略されています）

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