特許ウォッチ

公開番号2025157920
公報種別公開特許公報(A)
公開日2025-10-16
出願番号2024060276
出願日2024-04-03
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類G01R 15/20 20060101AFI20251008BHJP(測定;試験)
要約【課題】配線の電流検出において外部磁界の影響を低減すること。
【解決手段】半導体装置10は、多層基板20と、多層基板20内において多層基板20の厚さ方向であるZ方向に異なる位置に設けられ、多層基板20の厚さ方向から視た平面視で第1方向であるY方向に延びる第1配線パターン31および第2配線パターンと、多層基板20内に設けられ、磁気検出素子52を含むセンサチップ50と、を含む。第1配線パターン31と第2配線パターンとは電気的に接続されている。磁気検出素子52は、Z方向における第1配線パターン31と第2配線パターンとの間に設けられている。
【選択図】図6
特許請求の範囲【請求項１】
多層基板と、
前記多層基板内において前記多層基板の厚さ方向に異なる位置に設けられ、前記多層基板の厚さ方向から視た平面視で第１方向に延びる第１配線パターンおよび第２配線パターンと、
前記多層基板内に設けられ、磁気検出素子を含むセンサチップと、
を含み、
前記第１配線パターンと前記第２配線パターンとは電気的に接続されており、
前記磁気検出素子は、前記多層基板の厚さ方向における前記第１配線パターンと前記第２配線パターンとの間に設けられている
半導体装置。
続きを表示（約 2,000 文字）【請求項２】
前記第１配線パターンは、前記平面視において前記磁気検出素子と重なる位置に設けられた第１検出パターンを含み、
前記第１検出パターンは、前記平面視において前記第１方向と直交する第２方向の端部として第１端部および第２端部を含み、
前記第２配線パターンは、前記平面視において前記磁気検出素子と重なる位置に設けられた第２検出パターンを含み、
前記第２検出パターンは、前記平面視において前記第２方向の端部として第１端部および第２端部を含み、
前記磁気検出素子は、前記第１検出パターンおよび前記第２検出パターンの各々の前記第１端部および前記第２端部よりも前記第２方向の中央部寄りに配置されており、
前記センサチップは、前記第１検出パターンおよび前記第２検出パターンの双方の前記中央部よりも前記第１端部寄りに配置された第１検出素子を含む
請求項１に記載の半導体装置。
【請求項３】
前記センサチップは、前記第１検出パターンおよび前記第２検出パターンの双方の前記中央部よりも前記第２端部寄りに配置された第２検出素子を含む
請求項２に記載の半導体装置。
【請求項４】
前記第１検出素子と前記磁気検出素子との前記第２方向の間隔は、前記第２検出素子と前記磁気検出素子との前記第２方向の間隔と等しい
請求項３に記載の半導体装置。
【請求項５】
前記第１検出素子、前記第２検出素子、および前記磁気検出素子は、前記多層基板の厚さ方向において同じ位置に配置されている
請求項３に記載の半導体装置。
【請求項６】
前記第１検出素子、前記第２検出素子、および前記磁気検出素子は、前記多層基板の厚さ方向において前記第１検出パターンと前記第２検出パターンとの間の中央に配置されている
請求項５に記載の半導体装置。
【請求項７】
前記第１配線パターンは、
前記第１方向に延びている第１パターンと、
前記第１パターンに対して前記第１方向に離隔した位置に設けられ、前記第１方向に延びている第２パターンと、
前記第１パターンと前記第２パターンとの間に設けられ、前記第１パターンと前記第２パターンとを接続している前記第１検出パターンと、
を含み、
前記第２配線パターンは、
前記第１方向に延びている第３パターンと、
前記第３パターンに対して前記第１方向に離隔した位置に設けられ、前記第１方向に延びている第４パターンと、
前記第３パターンと前記第４パターンとの間に設けられ、前記第３パターンと前記第４パターンとを接続している前記第２検出パターンと、
を含み、
前記第１パターンは、前記第２方向の長さである第１幅を有し、
前記第２パターンは、前記第２方向の長さである第２幅を有し、
前記第１検出パターンは、前記第２方向の長さである第１接続幅を有し、
前記第１接続幅は、前記第１幅および前記第２幅よりも狭く、
前記第３パターンは、前記第２方向の長さである第３幅を有し、
前記第４パターンは、前記第２方向の長さである第４幅を有し、
前記第２検出パターンは、前記第２方向の長さである第２接続幅を有し、
前記第２接続幅は、前記第３幅および前記第４幅よりも狭く、
前記センサチップは、前記多層基板の厚さ方向において前記第１検出パターンと前記第２検出パターンとの間に配置されている
請求項２に記載の半導体装置。
【請求項８】
前記第１配線パターンは、前記第２配線パターンと同一形状である
請求項７に記載の半導体装置。
【請求項９】
前記第１検出パターンの前記第１方向の長さは、前記第１パターンの前記第１方向の長さおよび前記第２パターンの前記第１方向の長さよりも短く、
前記第２検出パターンの前記第１方向の長さは、前記第３パターンの前記第１方向の長さおよび前記第４パターンの前記第１方向の長さよりも短い
請求項７に記載の半導体装置。
【請求項１０】
前記第１パターンは、
前記第１幅を有する第１部分と、
前記第１パターンの前記第１部分から前記第１検出パターンに向けて幅狭となる第２部分と、
を含み、
前記第３パターンは、
前記第３幅を有する第１部分と、
前記第３パターンの前記第１部分から前記第２検出パターンに向けて幅狭となる第２部分と、
を含む
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
特許文献１には、第１磁界検出部および第２磁界検出部を含み、プリント基板の配線に流れる電流によって生じる磁界を検出する磁界センサが開示されている。配線は、往路部、往路部とは逆向きの電流が流れる復路部、および往路部と復路部とを連結する連結部を含む。そして、磁界センサは、第１磁界検出部が往路部の磁界を検出し、第２磁界検出部が復路部の磁界を検出するように配置されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－８５７１１号公報
【０００４】
［概要］
配線の電流検出において外部磁界の影響を低減することが求められる。
【０００５】
本開示の一態様の半導体装置は、多層基板と、前記多層基板内において前記多層基板の厚さ方向に異なる位置に設けられ、前記多層基板の厚さ方向から視た平面視で第１方向に延びる第１配線パターンおよび第２配線パターンと、前記多層基板内に設けられ、磁気検出素子を含むセンサチップと、を含み、前記第１配線パターンと前記第２配線パターンとは電気的に接続されており、前記磁気検出素子は、前記多層基板の厚さ方向における前記第１配線パターンと前記第２配線パターンとの間に設けられている。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る例示的な半導体装置の概略斜視図である。
図２は、図１の半導体装置の基板の概略側面図である。
図３は、図１の半導体装置の基板について、図２とは異なる方向から視た概略側面図である。
図４は、図１の基板に設けられた第１配線パターンの概略平面図である。
図５は、図１の基板に設けられた第２配線パターンの概略平面図である。
図６は、図１の第１配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図７は、図１の第２配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図８は、図６のＦ８－Ｆ８線で半導体装置を切断した概略断面図である。
図９は、センサチップの概略断面図である。
図１０は、第１実施形態の半導体装置の概略回路図である。
図１１は、第１実施形態の半導体装置を適用したインバータ装置の回路構成を示す概略回路図である。
図１２は、図１１のインバータ装置のうち半導体装置およびその周辺を拡大した概略平面図である。
図１３は、第１配線パターンおよび第２配線パターンに電流を供給した場合の磁界の強度分布を説明するための図である。
図１４は、第２実施形態に係る例示的な半導体装置について、第２配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図１５は、第３実施形態に係る例示的な半導体装置について、第２配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図１６は、図１５のＦ１６－Ｆ１６線でセンサチップを切断した概略断面図である。
図１７は、変更例の半導体装置における第２配線パターンの概略平面図である。
図１８は、変更例の半導体装置における第２配線パターンの概略平面図である。
図１９は、変更例の半導体装置について、第２配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図２０は、変更例の半導体装置について、第２配線パターンにおけるセンサチップおよびその周辺を拡大した概略平面図である。
図２１は、変更例の半導体装置の概略平面図である。
図２２は、図２１の半導体装置における第２配線パターンおよびその周辺の概略平面図である。
図２３は、変更例の半導体装置の概略平面図である。
図２４は、図２３の半導体装置における第２配線パターンおよびその周辺の概略平面図である。
図２５は、変更例の半導体装置について、センサチップの概略平面図である。
図２６は、図２５のＦ２６－Ｆ２６線でセンサチップを切断した概略断面図である。
【０００７】
［詳細な説明］
以下、添付図面を参照して本開示における半導体装置のいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
【０００８】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【０００９】
本開示において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。
【００１０】
本開示において使用される「Ａの寸法（幅、長さ）がＢの寸法（幅、長さ）と等しい」または「Ａの寸法（幅、長さ）とＢの寸法（幅、長さ）とが互いに等しい」とは、Ａの寸法（幅、長さ）とＢの寸法（幅、長さ）との差が例えばＡの寸法（幅、長さ）の１０％以内の関係も含む。
（【００１１】以降は省略されています）

関連特許