特許ウォッチ

公開番号2025173675
公報種別公開特許公報(A)
公開日2025-11-28
出願番号2024079341
出願日2024-05-15
発明の名称比較回路、半導体装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G01R 19/165 20060101AFI20251120BHJP(測定;試験)
要約【課題】回路面積の増大を抑えつつ閾値電圧を容易かつ高精度に調整する。
【解決手段】比較回路10は、第1電圧V1と第2電圧V2を比較して比較信号CMPOを生成するコンパレータCMPと、第1電流I1及び第2電流I2をそれぞれ生成する電流生成回路CGNRと、第1監視対象電圧V12の印加端と第1電圧V1の印加端との間に接続されて第1電流I1を第1電圧V1に変換する第1電流/電圧変換回路R1と、第2監視対象電圧VDDの印加端と第2電圧V2の印加端との間に接続されて第2電流I2を第2電圧V2に変換する第2電流/電圧変換回路R2と、第1電流I1と第2電流I2との差分値(I1-I2)を調整する調整回路TRIMと、を備える、
【選択図】図5
特許請求の範囲【請求項１】
第１電圧と第２電圧を比較して比較信号を生成するように構成されたコンパレータと、
第１電流及び第２電流をそれぞれ生成するように構成された電流生成回路と、
第１監視対象電圧の印加端と前記第１電圧の印加端との間に接続されて前記第１電流を前記第１電圧に変換するように構成された第１電流／電圧変換回路と、
第２監視対象電圧の印加端と前記第２電圧の印加端との間に接続されて前記第２電流を前記第２電圧に変換するように構成された第２電流／電圧変換回路と、
前記第１電流と前記第２電流との差分値を調整するように構成された調整回路と、
を備える、比較回路。
続きを表示（約 830 文字）【請求項２】
前記電流生成回路は、第１基準電流をミラーして前記第１電流を生成するように構成された第１カレントミラーと、第２基準電流をミラーして前記第２電流を生成するように構成された第２カレントミラーと、を含む、請求項１に記載の比較回路。
【請求項３】
前記調整回路は、前記第１基準電流と前記第２基準電流の少なくとも一方を調整する、請求項２に記載の比較回路。
【請求項４】
前記第１カレントミラー及び第２カレントミラーは、それぞれのミラー比が複数の候補から切替可能である、請求項２に記載の比較回路。
【請求項５】
前記電流生成回路は、前記第１電流と前記第２電流との差分値にヒステリシスを与えるように構成されたヒステリシス付与回路をさらに備える、請求項２に記載の比較回路。
【請求項６】
前記ヒステリシス付与回路は、第３基準電流をミラーして前記第１電流及び前記第２電流それぞれのオフセット電流を生成するように構成された第３カレントミラーを含む、請求項５に記載の比較回路。
【請求項７】
前記第１電流／電圧変換回路及び前記第２電流／電圧変換回路は、それぞれ、可変抵抗回路を含む、請求項１に記載の比較回路。
【請求項８】
第１ノードと第２ノードとの間に接続されたトランジスタと、
前記第１ノードに印加される電圧を前記第１監視対象電圧として前記第２ノードに印加される電圧を前記第２監視対象電圧とする請求項１～７のいずれかに記載の比較回路と、
を備える、半導体装置。
【請求項９】
第１ノードと第２ノードとの間に接続されたセンス抵抗と、
前記第１ノードに印加される電圧を前記第１監視対象電圧として前記第２ノードに印加される電圧を前記第２監視対象電圧とする請求項１～７にいずれかに記載の比較回路と、
を備える、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、比較回路及び半導体装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
監視対象電圧と所定の閾値電圧とを比較して大小関係を判定する電圧比較回路は、様々なアプリケーションで利用され得る。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
特開２００８－１７２３２８号公報
【０００５】
［概要］
従来の比較回路では、閾値電圧の調整手法について検討の余地があった。
【０００６】
本開示に係る比較回路は、第１電圧と第２電圧を比較して比較信号を生成するように構成されたコンパレータと、第１電流及び第２電流をそれぞれ生成するように構成された電流生成回路と、第１監視対象電圧の印加端と前記第１電圧の印加端との間に接続されて前記第１電流を前記第１電圧に変換するように構成された第１電流／電圧変換回路と、第２監視対象電圧の印加端と前記第２電圧の印加端との間に接続されて前記第２電流を前記第２電圧に変換するように構成された第２電流／電圧変換回路と、前記第１電流と前記第２電流との差分値を調整するように構成された調整回路と、を備える。
【図面の簡単な説明】
【０００７】
図１は、半導体装置の全体構成を示す図である。
図２は、半導体装置の第１変形例を示す図である。
図３は、半導体装置の第２変形例を示す図である。
図４は、比較回路の第１実施形態（比較例）を示す図である。
図５は、比較回路の第２実施形態を示す図である。
図６は、第２実施形態における比較回路の動作例を示す図である。
図７は、比較回路の第３実施形態を示す図である。
図８は、スイッチのオン／オフ状態と閾値電圧との関係を示す図である。
図９は、比較回路の第４実施形態を示す図である。
図１０は、第４実施形態における比較回路の動作例を示す図である。
【０００８】
［詳細な説明］
＜半導体装置＞
図１は、半導体装置１の全体構成を示す図である。本構成例の半導体装置１は、トランジスタＭ１と、ダイオードＤ１と、比較回路１０とを備える。トランジスタＭ１は、例えばＮチャネル型ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］であってもよい。
【０００９】
トランジスタＭ１のドレインとダイオードＤ１のカソードは、ノードｎ１１に接続される。トランジスタＭ１のソース及びバックゲートとダイオードＤ１のアノードは、ノードｎ１２に接続される。トランジスタＭ１のゲートは、ゲート電圧Ｇ１の印加端に接続される。トランジスタＭ１は、ノードｎ１１とノードｎ１２との間に接続されたトランジスタとして理解され得る。また、ダイオードＤ１は、トランジスタＭ１に付随するボディダイオードとして理解されてもよい。
【００１０】
なお、トランジスタＭ１は、ドレイン・ソース間に電圧ＶＤＤが印加されても破壊しない高耐圧素子（例えば１５Ｖ耐圧素子）であってもよい。
（【００１１】以降は省略されています）

関連特許