特許ウォッチ

公開番号2025152896
公報種別公開特許公報(A)
公開日2025-10-10
出願番号2024055071
出願日2024-03-28
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H10D 89/00 20250101AFI20251002BHJP()
要約【課題】チップ間接続後に不使用となるIOパッドに接続された信号ラインの電位固定に伴って発生するリーク電流を抑制する。
【解決手段】半導体装置は、第1の半導体チップ及び第2の半導体チップを含む。第1の半導体チップは、電源電圧の供給を受けて動作する第1のIOセル及び第2のIOセルと、第1のIOセルに接続された第1の信号ラインと、第2のIOセルに接続された第2の信号ラインと、第2の半導体チップに接続された第3の信号ラインと、第1の信号ラインに伝送される制御信号の論理値が第1の値である場合に、第2の信号ラインに伝送される信号を選択的に出力し、制御信号の論理値が第2の値である場合に、第3の信号ラインに伝送される信号を選択的に出力するセレクタと、第1のIOセルへの電源電圧の供給がない場合に、第1の信号ラインの電位を第2の値に対応する電位に固定する電位固定回路と、を含む。
【選択図】図2
特許請求の範囲【請求項１】
第１の半導体チップ及び第２の半導体チップを含む半導体装置であって、
前記第１の半導体チップは、
電源電圧の供給を受けて動作する第１のＩＯセルと、
電源電圧の供給を受けて動作する第２のＩＯセルと、
前記第１のＩＯセルに接続された第１の信号ラインと、
前記第２のＩＯセルに接続された第２の信号ラインと、
前記第２の半導体チップに接続された第３の信号ラインと、
前記第１の信号ラインに伝送される制御信号の論理値が第１の値である場合に、第２の信号ラインに伝送される信号を選択的に出力し、前記制御信号の論理値が前記第１の値とは異なる第２の値である場合に、前記第３の信号ラインに伝送される信号を選択的に出力するセレクタと、
前記第１のＩＯセルへの電源電圧の供給がない場合に、前記第１の信号ラインの電位を前記第２の値に対応する電位に固定する電位固定回路と、
を含む半導体装置。
続きを表示（約 640 文字）【請求項２】
前記電位固定回路は、一端が前記第１の信号ラインに接続され、他端がグランドラインに接続されたプルダウン抵抗を含む
請求項１に記載の半導体装置。
【請求項３】
第１の半導体チップ及び第２の半導体チップを含む半導体装置であって、
前記第１の半導体チップは、
電源電圧の供給を受けて動作するＩＯセルと、
前記第２の半導体チップに接続された第１の信号ラインと、
前記ＩＯセルに接続された第２の信号ラインと、
前記第２の半導体チップに接続された第３の信号ラインと、
前記第１の信号ラインに伝送される制御信号の論理値が第１の値である場合、前記第２の信号ラインに伝送される信号を選択的に出力し、前記制御信号の論理値が前記第１の値とは異なる第２の値である場合に、前記第３の信号ラインに伝送される信号を選択的に出力するセレクタと、
前記第１の信号ラインが前記第２の半導体チップに接続されない状態において前記第１の信号ラインの電位を前記第１の値に対応する電位に固定する電位固定回路を含み、
前記第１の信号ラインが前記第２の半導体チップに接続された状態において前記第１の信号ラインの電位が前記第２の値に対応するレベルに固定される
半導体装置。
【請求項４】
前記電位固定回路は、前記第１の信号ラインに接続されたプルアップ抵抗を含む
請求項３に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
開示の技術は、半導体装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
複数の半導体チップを有するマルチチップ構成の半導体装置に関する技術として以下の技術が知られている。例えば、特許文献１には、２つの半導体チップ含むチップ・オン・チップ構造の半導体装置が記載されている。一方の半導体チップが、内部回路と、他方の半導体チップとのチップ間接続のためのチップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、内部回路にチップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路とを含む。
【０００３】
特許文献２には、第１の半導体チップ及び第２の半導体チップを電気的に接続するための第１のチップ間配線と、第１のチップ間配線に対する予備のための第２のチップ間配線と、第１の半導体チップに設けられ、テスト信号を該第１のチップ間配線を介して第２の半導体チップに送信するテスト信号発生回路と、第２の半導体チップに設けられ、第１のチップ間配線を介してテスト信号を受信する場合、第１の制御信号を出力し、該テスト信号を受信しない場合、該第１の制御信号の反転信号である第２の制御信号を出力する判定回路と、第２の半導体チップに設けられ、判定回路から第１の制御信号が入力されると、第１の半導体チップ及び第２の半導体チップ間を電気的に接続する経路として第１のチップ間配線を設定し、第２の制御信号が入力されると、該経路として第２のチップ間配線を設定する切り替え回路と、を有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０００－２２３６５２号公報
国際公開第２００７／０３２１８４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の半導体チップを有するマルチチップ構成の半導体装置においては、一方の半導体チップに設けられたＩＯパッドは、当該半導体チップのウエハテスト時にのみ使用され、他方の半導体チップとの接続後（製品完成後）には使用されない場合がある。不使用とされるＩＯパッドに接続される信号ラインについては、例えばプルダウン抵抗又はプルアップ抵抗を用いて電位を固定することが必要となる場合がある。この場合、回路構成によっては、プルダウン抵抗又はプルアップ抵抗にリーク電流が流れる場合がある。そのような構成は、省電力化の妨げとなるので好ましくない。
【０００６】
開示の技術は上記の点に鑑みてなされたものであり、複数の半導体チップを有するマルチチップ構成の半導体装置において、チップ間接続後に不使用となるＩＯパッドに接続された信号ラインの電位固定に伴って発生するリーク電流を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
開示の技術に係る半導体装置は、第１の半導体チップ及び第２の半導体チップを含む半導体装置であって、前記第１の半導体チップは、電源電圧の供給を受けて動作する第１のＩＯセルと、電源電圧の供給を受けて動作する第２のＩＯセルと、前記第１のＩＯセルに接続された第１の信号ラインと、前記第２のＩＯセルに接続された第２の信号ラインと、前記第２の半導体チップに接続された第３の信号ラインと、前記第１の信号ラインに伝送される制御信号の論理値が第１の値である場合に、第２の信号ラインに伝送される信号を選択的に出力し、前記制御信号の論理値が前記第１の値とは異なる第２の値である場合に、前記第３の信号ラインに伝送される信号を選択的に出力するセレクタと、前記第１のＩＯセルへの電源電圧の供給がない場合に、前記第１の信号ラインの電位を前記第２の値に対応する電位に固定する電位固定回路と、を含む。
【０００８】
開示の技術に係る他の半導体装置は、第１の半導体チップ及び第２の半導体チップを含む半導体装置であって、前記第１の半導体チップは、電源電圧の供給を受けて動作するＩＯセルと前記第２の半導体チップに接続された第１の信号ラインと、前記ＩＯセルに接続された第２の信号ラインと、前記第２の半導体チップに接続された第３の信号ラインと、前記第１の信号ラインに伝送される制御信号の論理値が第１の値である場合、前記第２の信号ラインに伝送される信号を選択的に出力し、前記制御信号の論理値が前記第１の値とは異なる第２の値である場合に、前記第３の信号ラインに伝送される信号を選択的に出力するセレクタと、前記第１の信号ラインが前記第２の半導体チップに接続されない状態において前記第１の信号ラインの電位を前記第１の論理値に対応する電位に固定する電位固定回路を含む。前記第１の信号ラインが前記第２の半導体チップに接続された状態において前記第１の信号ラインの電位が第２の論理値に対応するレベルに固定される。
【発明の効果】
【０００９】
開示の技術によれば、複数の半導体チップを有するマルチチップ構成の半導体装置において、チップ間接続後に不使用となるＩＯパッドに接続された信号ラインの電位固定に伴って発生するリーク電流を抑制することが可能となる。
【図面の簡単な説明】
【００１０】
開示の技術の実施形態に係る半導体装置の構成の一例を示す斜視図である。
開示の技術の実施形態に係る第１の半導体チップの構成の一例を示す回路ブロック図である。
開示の技術の実施形態に係る第１の半導体チップのウエハプロービングテスト時における動作を示す図である。
開示の技術の実施形態に係る第１の半導体チップの、第２の半導体チップとの接続後における動作を示す図である。
比較例に係る第１の半導体チップのウエハプロービングテスト時における動作を示す図である。
比較例に係る第１の半導体チップの、第２の半導体チップとの接続後における動作を示す図である。
開示の技術の他の実施形態に係る第１の半導体チップの構成の一例を示す回路ブロック図である。
開示の技術の他の実施形態に係る第１の半導体チップのウエハプロービングテスト時における動作を示す図である。
開示の技術の他の実施形態に係る第１の半導体チップの、第２の半導体チップとの接続後における動作を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許