特許ウォッチ

公開番号2025148676
公報種別公開特許公報(A)
公開日2025-10-08
出願番号2024048926
出願日2024-03-26
発明の名称時間測定回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G04F 10/00 20060101AFI20251001BHJP(時計)
要約【課題】時間を高精度に測定する時間測定回路を提供する。
【解決手段】時間測定回路は、第0クロック信号と、前記第0クロック信号に対して前記第0クロック信号のk/(N+1)周期分遅延させた第kクロック信号とを生成するように構成された信号生成部(GNR1)と、複数の直列接続されたバッファ回路(B001～B009、B101～B109、B201～B209、B301～B309、B401～B409)を備え、前記第mクロック信号を受け取るように構成された第m直列回路(SER0～SER4)と、前記第m直列回路の入力及び各前記バッファ回路の各出力に基づく各タイミングで入力信号をラッチするように構成された複数のデータラッチ回路(F001～F009、F101～F109、F201～F209、F301～F309、F401～F409)と、を備える。Nは1より大きい整数である。kは1～Nの整数である。mは0～Nの整数である。
【選択図】図1
特許請求の範囲【請求項１】
第０クロック信号と、前記第０クロック信号に対して前記第０クロック信号のｋ／(Ｎ＋１)周期分遅延させた第ｋクロック信号とを生成するように構成された信号生成部と、
複数の直列接続されたバッファ回路を備え、前記第ｍクロック信号を受け取るように構成された第ｍ直列回路と、
前記第ｍ直列回路の入力及び各前記バッファ回路の各出力に基づく各タイミングで入力信号をラッチするように構成された複数のデータラッチ回路と、
を備え、
Ｎは１より大きい整数であり、
ｋは１～Ｎの整数であり、ｍは０～Ｎの整数である、時間測定回路。
続きを表示（約 2,800 文字）【請求項２】
前記第ｍ直列回路それぞれにおける直列の先頭に供給される信号に対する直列の最後尾から出力される信号の遅延は、前記第０クロック信号の１／(Ｎ＋１)周期より長い、請求項１に記載の時間測定回路。
【請求項３】
第１出力と第２出力との排他論理和又は第３出力と第４出力との排他論理和を出力するように構成された複数の排他論理和ゲートを備え、
前記第１出力は、前記第ｍ直列回路に含まれる第ａ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の出力であり、
前記第２出力は、前記第ｍ直列回路に含まれる第（ａ＋１）直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の出力であり、
前記第３出力は、前記第ｍ直列回路に含まれる第Ｎ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の出力であり、
前記第４出力は、前記第ｍ直列回路に含まれる第０直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の出力であり、
ａは０～（Ｎ－１）の整数であり、ｂは１～ｃの整数であり、
ｃは、前記第ｍ直列回路それぞれにおける前記バッファ回路の個数である、請求項１に記載の時間測定回路。
【請求項４】
前記入力信号を前記第ｋクロック信号に含まれる第（ｄ＋２）クロック信号の立上りエッジタイミングでハイレベルからローレベルに切り替わる信号とした状態で、
第ｄ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第（ｄ＋１）直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和を確認し、
前記入力信号を前記第０クロック信号の立上りエッジタイミングで前記入力信号がハイレベルからローレベルに切り替わる信号とした状態で、
第（Ｎ－１）直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第Ｎ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和を確認し、
前記入力信号を前記第ｋクロック信号に含まれる第１クロック信号の立上りエッジタイミングで前記入力信号がハイレベルからローレベルに切り替わる信号とした状態で、
第Ｎ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第０直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和を確認するように構成された第１確認回路を備え、
ｄは０～Ｎ－２の整数であり、Ｎは３以上である、請求項３に記載の時間測定回路。
【請求項５】
前記第１確認回路は、
前記入力信号を前記第ｋクロック信号に含まれる第（ｄ＋２）クロック信号の立上りエッジタイミングで前記入力信号がローレベルからハイレベルに切り替わる信号とした状態で、
第ｄ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第（ｄ＋１）直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和も確認し、
前記入力信号を前記第０クロック信号の立上りエッジタイミングでローレベルからハイレベルに切り替わる信号とした状態で、
第（Ｎ－１）直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第Ｎ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和も確認し、
前記入力信号を前記第ｋクロック信号に含まれる第１クロック信号の立上りエッジタイミングでローレベルからハイレベルに切り替わる信号とした状態で、
第Ｎ直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力と、第０直列回路における直列の先頭から１番目の前記バッファ回路の入力又はｂ番目の前記バッファ回路の出力に基づくタイミングで前記入力信号をラッチするように構成された前記データラッチ回路の各出力との排他論理和も確認するように構成されている、請求項４に記載の時間測定回路。
【請求項６】
前記入力信号を受け取るように構成されたノードを備え、
前記ノードにローレベルに固定された電圧が印加されたときに、前記複数のデータラッチ回路の全出力がローレベルであるかを確認するように構成された第２確認回路を備える、請求項１に記載の時間測定回路。
【請求項７】
前記入力信号を受け取るように構成されたノードを備え、
前記ノードにハイレベルに固定された電圧が印加されたときに、前記複数のデータラッチ回路の全出力がハイレベルであるかを確認するように構成された第３確認回路を備える、請求項１に記載の時間測定回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、時間測定回路に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
従来、クロック信号を利用して時間を測定するタイマー回路が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０７８６６６号公報（段落００６７）
【０００４】
［概要］
上記タイマー回路において時間測定の精度を高めるためには、クロック信号の周波数を高くする必要がある。
【０００５】
しかしながら、クロック信号の高周波数化には限界がある。また、クロック信号の周波数を高くすればするほど、クロック信号の周波数の絶対精度が低下するという問題もある。
【０００６】
本開示に係る時間測定回路は、第０クロック信号と、前記第０クロック信号に対して前記第０クロック信号のｋ／(Ｎ＋１)周期分遅延させた第ｋクロック信号とを生成するように構成された信号生成部と、複数の直列接続されたバッファ回路を備え、前記第ｍクロック信号を受け取るように構成された第ｍ直列回路と、前記第ｍ直列回路の各前記バッファ回路の入力及び各出力に基づく各タイミングで入力信号をラッチするように構成された複数のデータラッチ回路と、を備える。Ｎは１より大きい整数である。ｋは１～Ｎの整数である。ｍは０～Ｎの整数である。
【図面の簡単な説明】
【０００７】
図１は、本開示の実施形態に係る時間測定回路に含まれる信号生成部、第０～４直列回路、及びデータラッチ回路の構成を示す図である。
図２は、入力信号、第０～第４クロック信号、及び複数のバッファ回路の各出力の一例を示すタイミングチャートである。
図３は、図２に示す入力信号ＳＩＮの立下りエッジタイミングにおいて各データラッチ回路が保持しているデータの状態を示す図である。
図４は、本開示の実施形態に係る時間測定回路に含まれるセレクタ及び排他論理和ゲートを示す図である。
図５は、本開示の実施形態に係る時間測定回路の概略構成を示す図である。
図６は、第１テストモードでの或る状態を概略的に示す図である。
【０００８】
［詳細な説明］
図１は、本開示の実施形態に係る時間測定回路に含まれる信号生成部ＧＮＲ１、第０～第４直列回路ＳＥＲ０～ＳＥＲ４、並びにデータラッチ回路Ｆ００１～Ｆ０１０、Ｆ１０１～Ｆ１１０、Ｆ２０１～Ｆ２１０、Ｆ３０１～Ｆ３１０、及びＦ４０１～Ｆ４１０の構成を示す図である。
【０００９】
信号生成部ＧＮＲ１は、第０クロック信号ＣＬＫ０を生成して出力するクロック回路（不図示）と、遅延回路Ｄ１～Ｄ４と、を含む。
【００１０】
遅延回路Ｄ１は、第０クロック信号ＣＬＫ０を入力し、第０クロック信号ＣＬＫ０を第０クロック信号の１／５周期分遅延させて第１クロック信号ＣＬＫ１を生成して出力する。第１クロック信号ＣＬＫ１は、第０クロック信号ＣＬＫ０に対して第０クロック信号ＣＬＫ０の１／５周期分遅延させた信号となる。
（【００１１】以降は省略されています）

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